1.5.3.1. 用于Altera IP内核的生成文件
Quartus II软件生成以下IP内核输出文件结构：
图 4. IP内核生成的文件
| 文件名 |
说明 |
|---|---|
| <my_ip>.qsys | Qsys系统或顶层IP文件。 <my_ip>是您给IP文件起的名称。 |
| <system>.sopcinfo |
描述了您的Qsys系统中的连接和IP组件参数化。当您开发IP组件的软件驱动时，您可以解析其内容以获得相应要求。 诸如Nios II工具链这样的下游工具使用此文件。为Nios II工具链生成的 .sopcinfo文件和system.h文件包括主从组件之间的地址映射信息。不同的主组件可能有不同的地址映射来访问一个特定的从组件。 |
| <my_ip>.cmp | VHDL Component Declaration (.cmp)文件是一个文本文件，包括在VHDL设计文件中使用的本地类参数和端口定义。 |
| <my_ip>.html | 一个报告，其中包含连接信息，显示相互连接的主从组件的地址之间的存储器映射以及参数分配。 |
| <my_ip>_generation.rpt | IP或Qsys生成日志文件。IP生成期间的消息汇总。 |
| <my_ip>.debuginfo | 包含后生成信息。用于传递关于Qsys互联的System Console和Bus Analyzer Toolkit信息。Bus Analysis Toolkit使用此文件来识别Qsys互联中的调试组件。 |
| <my_ip>.qip | 包含在Quartus II软件中集成和编译IP组件的IP组件的所需信息。 |
| <my_ip>.csv | 包含关于IP组件更新状态的信息。 |
| <my_ip>.bsf |
一个Block Symbol File(.bsf)表示Quartus II Block Diagram File (.bdf)中使用的IP实例。 |
| <my_ip>.spd | ip-make-simscript所要求的输入文件，用于生成所支持的仿真器的仿真脚本。.spd文件包含一系列用于仿真的生成文件，以及能够被初始化的存储器的信息。 |
| <my_ip>.ppf | Pin Planner File (.ppf)存储IP组件的端口和节点分配，这些IP组件被创建用于Pin Plnner。 |
| <my_ip>_bb.v | 您可以使用Verilog黑匣子(_bb.v)文件作为一个空的模块声明，用作一个黑匣子。 |
| <my_ip>.sip | 包含IP组件的NativeLink仿真所需要的信息。您必须将.sip 文件添加到您的Quartus工程中。 |
| <my_ip>_inst.v or _inst.vhd | HDL实例例化模板。您可以复制粘贴此文件的内容到您的HDL文件中来例化IP种类。 |
| <my_ip>.regmap | 如果IP包含寄存信息，那么.regmap文件就会生成。.regmap文件描述了主接口和从接口的寄存器映射信息。该文件通过提供关于系统的详细寄存器信息来补充.sopcinfo文件。这将会使能系统控制台中的寄存器显示视图和用户可自定义的统计。 |
| <my_ip>.svd | 使HPS System Debug工具能够查看Qsys系统中与HPS相连的外设的寄存器映射。 综合期间，对System Console主接口可见的从接口的.svd文件存储在调试部分中的.sof 文件中。System Console读取此部分，Qsys可查询寄存器映射信息。关于系统从组件，Qsys可以通过名称访问寄存器。 |
| <my_ip>.v or <my_ip>.vhd |
例化用于综合或仿真的每个子模块或子IP内核的HDL文件。 |
| mentor/ | 包含一个ModelSim®脚本msim_setup.tcl，用来建立和运行仿真。 |
| aldec/ | 包含一个Riviera-PRO脚本rivierapro_setup.tcl，用来建立和运行仿真。 |
| /synopsys/vcs /synopsys/vcsmx |
包含一个shell脚本vcs_setup.sh，用来建立和运行VCS®仿真。 包含一个shell脚本vcsmx_setup.sh和synopsys_ sim.setup文件，用来建立和运行VCS MX®仿真。 |
| /cadence | 包含一个shell脚本ncsim_setup.sh和其他设置文件，用来建立和运行NCSIM仿真。 |
| /submodules | 包含IP内核子模块的HDL文件。 |
| <child IP cores>/ | 对于每个生成的子IP内核目录， Qsys生成/synth and /sim子目录。 |