Intel® Quartus® Prime Pro Edition软件快速入门

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ID 683769
日期 10/22/2018
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第一步：创建设计 第二步：约束设计 第三步：编译设计 第四步：收敛设计中的时序 第五步：在电路板上配置您的设计
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第二步：约束设计

在设计文件添加到工程后，就可将设计单元分配到I/O管脚，并应用适当的时序收敛正确优化设计的拟合并分析设计时序。

  1. 点击Processing > Start > Start Analysis and Synthesis，在工程中运行Analysis和Synthesis。
  2. 点击Assignments > Pin Planner。
    图 2. 管脚规划器窗口
  3. 在Pin Planner窗口中，指定管脚位置，I/O标准，当前设置和摆率。
  4. 点击File > New创建时序约束文件，然后点击 Synopsys* Design Constraints File。
  5. 运行分析之前，先指定时钟特性约束，时序异常和外部信号建立与保持时间。
除了器件I/O管脚和时序约束之外， Intel® Quartus® Prime Pro Edition软件还允许定义布局和层次约束。
请参阅 Intel® Quartus® Prime Pro Edition用户指南：设计约束了解更多信息。
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