AN-757：1G/2.5G以太网设计实例

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ID 683753
日期 6/19/2017
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AN-757：1G/2.5G以太网设计实例
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特性 硬件和软件要求 功能性说明 使用设计实例 仿真 硬件测试 接口信号 配置寄存器 修订历史
功能性说明 x
设计组件 复位方案 时钟方案
仿真 x
测试台 使用仿真程序 测试案例—无IEEE 1588v2特性的设计实例
硬件测试 x
设置 测试过程
接口信号 x
时钟和复位接口信号 Avalon-MM接口信号 Avalon-ST接口信号 PHY接口信号 IEEE 1588v2时间戳接口信号 数据包分类器接口信号 ToD接口信号
配置寄存器 x
收发器重配置
AN-757：1G/2.5G以太网设计实例

设计组件

表 1.  设计组件
组件 说明
LL 10GbE MAC

低延迟以太网10G MAC IP核配置如下：

  • Speed：1G/2.5G
  • Datapath options：TX & RX
  • Enable ECC on memory blocks：未选择
  • Enable supplementary address：已选择
  • Enable statistics collection：已选择
  • Statistics counters：基于存储器
  • 所有Legacy Ethernet 10G MAC Interfaces选项：已选择
对于具有IEEE 1588v2特性的设计实例，已配置额外参数如下：
  • Enable time stamping：已选择
  • Enable PTP one-step clock support：已选择
  • Timestamp fingerprint width：4
  • Time Of Day format：使能96b和64b Time of Day格式
PHY 1G/2.5G/10G多速率以太网PHY IP。
Transceiver Reset Controller Intel Transceiver PHY Reset Controller IP核。复位收发器。
Avalon-MM Mux Transceiver Reconfig 提供收发器重配置时钟和system console访问到PHY的Avalon-MM接口。
Transceiver Reconfig 将收发器通道速度从1 Gbps重配置到2.5 Gbps，反之亦然。
ATX PLL 为 Arria® V 2.5G收发器生成一个TX串行时钟。
fPLL 为 Arria® V 1G收发器生成一个TX串行时钟。
关于IEEE 1588v2性能的设计组件
IO PLL 为1588设计组件生成时钟
Master TOD 所有通到的主TOD。
TOD Synch 将Master TOD同步于全部Local TOD。
Local TOD 各通道的TOD。
Master Pulse Per Second 返回所有通道的秒脉冲（pps）。
Pulse Per Second 返回各通道的秒脉冲（pps）。
PTP Packet Classifier 解码传入PTP包的包类型并将解码信息返回给LL10GbE MAC IP核。
二级标题