AN-757：1G/2.5G以太网设计实例

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ID 683753
日期 6/19/2017
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AN-757：1G/2.5G以太网设计实例
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特性 硬件和软件要求 功能性说明 使用设计实例 仿真 硬件测试 接口信号 配置寄存器 修订历史
功能性说明 x
设计组件 复位方案 时钟方案
仿真 x
测试台 使用仿真程序 测试案例—无IEEE 1588v2特性的设计实例
硬件测试 x
设置 测试过程
接口信号 x
时钟和复位接口信号 Avalon-MM接口信号 Avalon-ST接口信号 PHY接口信号 IEEE 1588v2时间戳接口信号 数据包分类器接口信号 ToD接口信号
配置寄存器 x
收发器重配置
AN-757：1G/2.5G以太网设计实例

数据包分类器接口信号

表 9.   数据包分类器接口信号
信号 方向 宽度 说明
tx_egress_timestamp_request_in_valid[] 输入 2 置位此信号为TX帧请求时间戳。必须在与置位avalon_st_tx_startofpacket的相同时钟周期内对此信号进行置位。
tx_egress_timestamp_request_in_fingerprint[][] 输入 [2][TSTAMP_FP_WIDTH] 使用该主线指定验证传入数据包时间戳的指纹。
clock_operation_mode_mode[][] 输入 [2][2] 使用该信号指定时钟模式。
  • 00：普通时钟
  • 01：边界时钟
  • 10：端到端（end to end）透明时钟
  • 11：点对点（peer to peer）透明时钟
pkt_with_crc_mode[] 输入 2 使用该信号指定数据包中是否包含CRC。
  • 0：数据包中包含CRC
  • 1：数据包中无CRC
tx_ingress_timestamp_valid[] 输入 2 表示是否可更新停留时间。
  • 0：阻止更新停留时间
  • 1：允许基于解码结果的停留时间更新

该信号被置低后，tx_etstamp_ins_ctrl_out_residence_time_update 信号也随之被置低。

tx_ingress_timestamp_96b_data 输入 [2][96] 以入口（ingress）时间戳的96-bit格式保存数据，使得输出与传入数据包从一开始就能对齐。
tx_ingress_timestamp_64b_data[][] 输入 [2][64] 以入口时间戳的64-bit格式保存数据，使得输出与传入数据包从一开始就能对齐。
tx_ingress_timestamp_format[] 输入 2 计算停留时间的时间戳格式。
  • 0：96位
  • 1：64位
该信号必须与传入数据包起始对齐。
二级标题