| 技术 |
TSMC的20-nm工艺技术 |
| 封装 |
- 1.0 mm球间距FineLine BGA封装
- 0.8 mm球间距 FineLine BGA封装
- 具有相同封装尺寸(footprint)的多个器件，用于在不同FPGA密度之间的无缝移植
- RoHS6兼容
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| 高性能FPGA架构 |
- 具有四个寄存器的增强型8输入ALM
- 改进的多轨布线体系结构，减少拥塞并缩短编译时间
- 层次化内核时钟体系结构
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| 内部存储器模块 |
- M20K—带有硬核纠错码(ECC)的20-Kb存储器模块，可级联
- 存储器逻辑阵列块(MLAB)— 640-bit存储器，可级联
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| 嵌入式硬核IP模块 |
精度可调DSP |
- 对18 x 19到54 x 54的信号处理精度级别的原生(Native)支持
- 对27 x 27乘法器模式的原生(Native)支持
- 64-bit累加器和用于脉动有限脉冲响应(FIR)的级联
- 内部系数存储器组
- 预加法器/减法器(Preadder/subtractor)，用于提高效率
- 附加流水线寄存器，以提高性能并降低功耗
- 支持浮点运算：
- 执行乘法、加法、减法、乘加、乘减和复合乘法。
- 支持具有累加功能的乘法、级联求和、级联减法功能。
- 动态累加器复位控制。
- 支持直接矢量点与复合乘法链乘以浮点DSP模块。
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| 存储控制器 |
DDR3、DDR3L和LPDDR3 |
| PCI Express® |
具有完整的协议栈，端点和根端口的PCI Express (PCIe®) Gen2 (x1，x2或x4)和Gen1 (x1，x2或x4)。 |
| 收发器I/O |
- PCS硬核IP，支持：
- 10 Gbps Ethernet (10GbE) 1
- PCIe PIPE接口
- Interlaken
- Gbps Ethernet (GbE)
- 支持确定性延迟的6G公共无线电接口(CPRI)
- 支持快速锁定时间的Gigabit-capable passive optical network (GPON，吉比特无源光网络)
- 12G串行数字接口(SDI)
- 8B/10B、64B/66B、64B/67B编码器和解码器
- 对专有协议的自定义模式支持
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| 内核时钟网络 |
- 高达300 MHz的架构时钟，取决于不同的应用：
- 具有 1,866 Mbps DDR3接口的467 MHz外部存储器接口
- 具有 1.434 Gbps LVDS接口的300 MHz LVDS接口时钟
- 全局，区域和外围时钟网络
- 未使用的时钟网络可被门控(gated)以减少动态功耗
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| 锁相环(PLL) |
- 高分辨率小数综合PLL：
- 精密时钟综合，时钟延迟补偿以及零延迟缓冲(ZDB)
- 支持整数模式和小数模式
- 具有第3阶delta-sigma调制的小数模式支持
- 整数PLL：
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| FPGA通用 I/O (GPIO) |
- 一个3 V I/O bank，支持高达3.0 V I/O标准
- 高达1.434 Gbps LVDS—每对都能配置成一个输入或输出
- 片上匹配(OCT)
- 1.2 V到3.0 V单端LVTTL/LVCMOS接口，使用LVDS I/O或者3 V I/O bank
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| 外部存储器接口 |
- 硬核存储控制器—DDR3，DDR3L和LPDDR3支持
- 高达933 MHz/1,866 Mbps的DDR3速度
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| 低功耗串行收发器 |
- 高达12.5 Gbps的连续操作范围
- 高达6.6 Gbps的背板支持
- 通过过采样，扩展范围低至125 Mbps
- 具有用户可配置小数综合能力的ATX发送PLL
- 发送器预加重和去加重
- 单个收发器通道的动态重配置
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| 配置 |
- 篡改保护—全面的设计防护，保护您宝贵的IP投资
- 增强型256-bit高级加密标准(AES)设计安全与认证
- 使用PCIe Gen1或Gen2的Configuration via protocol (CvP，配置通过协议)
- 收发器和PLL的动态重配置
- 主动串行×4接口
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| 电源管理 |
- 可编程电源技术
- Intel® Quartus® Prime Pro Edition集成电源分析工具
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| 软件和工具 |
- Intel® Quartus® Prime Pro Edition设计套件
- 收发器工具包
- Platform Designer (Standard)系统集成工具
- DSP Builder高级模块集
- OpenCL* 支持
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