英特尔Agilex® 7嵌入式存储器用户指南

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ID 683241
日期 4/10/2023
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1. 英特尔Agilex® 7嵌入式存储器概述 2. 英特尔Agilex® 7嵌入式存储器架构和特性 3. 英特尔Agilex® 7嵌入式存储器设计考量 4. 英特尔Agilex® 7嵌入式存储器IP参考 5. 英特尔Agilex® 7嵌入式存储器调试 6. 英特尔Agilex® 7嵌入式存储器用户指南存档 7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史
1. 英特尔Agilex® 7嵌入式存储器概述 x
1.1. 英特尔Agilex® 7嵌入式存储器特性
2. 英特尔Agilex® 7嵌入式存储器架构和特性 x
2.1. 英特尔Agilex® 7 M系列M20K模块中的Fabric Network-On-Chip（NoC） 2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) 2.3. 地址时钟使能支持 2.4. 异步清零和同步清零 2.5. 存储模块错误纠正编码(ECC)支持 2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 2.7. 英特尔Agilex® 7嵌入式存储器配置 2.8. Force-to-Zero（强制归零） 2.9. Coherent（一致性）读存储器 2.10. 冻结逻辑(Freeze logic) 2.11. 真双端口双时钟仿真器 2.12. 读和写地址寄存器的初始值 2.13. M20K模块中的时序/功耗优化功能 2.14. 英特尔Agilex® 7支持的嵌入式存储器IP
2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable) x
2.2.1. 字节使能控制 2.2.2. 数据字节输出 2.2.3. 字节使能行为
2.5. 存储模块错误纠正编码(ECC)支持 x
2.5.1. 奇偶校验位 2.5.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.5.3. ECC Read-During-Write行为 2.5.4. 纠错码真值表
2.6. 英特尔Agilex® 7嵌入式存储器时钟模式 x
2.6.1. 单一时钟模式（Single Clock Mode） 2.6.2. 读/写时钟模式(Read/Write Clock Mode) 2.6.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.6.4. 时钟模式下的异步/同步清零 2.6.5. 同步读/写中的输出读数据 2.6.6. 时钟模式下的独立时钟使能
2.7. 英特尔Agilex® 7嵌入式存储器配置 x
2.7.1. 混合宽度端口配置
2.9. Coherent（一致性）读存储器 x
2.9.1. 转发逻辑(Forwarding Logic)
3. 英特尔Agilex® 7嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 考虑并发读取行为 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入 3.7. 避免同时更改时钟信号和其他控制信号 3.8. 英特尔 Quartus Prime软件中针对存储器的高级设置 3.9. 考虑存储器深度设置 3.10. M20K嵌入式存储器块输入时钟质量要求
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. 英特尔Agilex® 7嵌入式存储器IP参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 4.2. eSRAM 英特尔Agilex® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. 移位寄存器（基于RAM） Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 x
4.1.1. RAM和ROM Intel® FPGA IP的发布信息 4.1.2. RAM: 1-PORT Intel® FPGA IP参数 4.1.3. RAM: 2-PORT Intel® FPGA IP参数 4.1.4. RAM: 4-PORT Intel® FPGA IP参数 4.1.5. ROM: 1-PORT Intel® FPGA IP参数 4.1.6. ROM: 2-PORT Intel® FPGA IP参数 4.1.7. 手动更改参数设置 4.1.8. RAM和ROM接口信号
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM 英特尔Agilex® FPGA IP x
4.2.1. eSRAM 英特尔Agilex® FPGA IP的发布信息 4.2.2. eSRAM系统特性 4.2.3. eSRAM 英特尔Agilex® FPGA IP参数 4.2.4. eSRAM 英特尔Agilex® FPGA IP接口信号 4.2.5. eSRAM时序图
4.2.2. eSRAM系统特性 x
4.2.2.1. eSRAM规格
4.3. FIFO Intel® FPGA IP x
4.3.1. FIFO Intel® FPGA IP的发布信息 4.3.2. 配置方法 4.3.3. 规范 4.3.4. FIFO功能时序要求 4.3.5. SCFIFO ALMOST_EMPTY功能时序 4.3.6. FIFO输出状态标志和延迟 4.3.7. FIFO亚稳性保护及相关选项 4.3.8. FIFO同步清零和异步清零效果 4.3.9. SCFIFO和DCFIFO Show-Ahead模式 4.3.10. 不同的输入和输出宽度 4.3.11. DCFIFO时序约束设置 4.3.12. 手动例化的编码实例 4.3.13. 设计实例 4.3.14. 时钟域交叉处的格雷码（Gray-Code）计数器传输 4.3.15. 嵌入式存储器ECC功能指南 4.3.16. FIFO Intel® FPGA IP参数 4.3.17. 复位方案(reset scheme)
4.3.3. 规范 x
4.3.3.1. Verilog HDL原型开发（Verilog HDL Prototype） 4.3.3.2. VHDL组件声明 4.3.3.3. VHDL LIBRARY-USE声明 4.3.3.4. FIFO信号 4.3.3.5. FIFO参数设置
4.3.8. FIFO同步清零和异步清零效果 x
4.3.8.1. 编译DCFIFO时恢复和移除时序违规告警
4.3.11. DCFIFO时序约束设置 x
4.3.11.1. 嵌入式时序约束 4.3.11.2. 用户可配置的时序约束
4.3.11.2. 用户可配置的时序约束 x
4.3.11.2.1. SDC命令
4.4. 移位寄存器（基于RAM） Intel® FPGA IP x
4.4.1. 移位寄存器（基于RAM）的发布信息 Intel® FPGA IP 4.4.2. Shift Register（基于RAM） Intel® FPGA IP功能特征 4.4.3. Shift Register (基于RAM) Intel® FPGA IP常规描述 4.4.4. Shift Register (基于RAM) Intel® FPGA IP参数设置 4.4.5. 移位寄存器端口和参数设置
1. 英特尔Agilex® 7嵌入式存储器概述
2. 英特尔Agilex® 7嵌入式存储器架构和特性
3. 英特尔Agilex® 7嵌入式存储器设计考量
4. 英特尔Agilex® 7嵌入式存储器IP参考
5. 英特尔Agilex® 7嵌入式存储器调试
6. 英特尔Agilex® 7嵌入式存储器用户指南存档
7. 英特尔Agilex® 7嵌入式存储器用户指南修订历史

4.3.8. FIFO同步清零和异步清零效果

FIFO Intel® FPGA IP核支持同步清零（sclr）和异步清零（aclr）信号，具体取决于FIFO模式。
对于不同的FIFO配置，这些信号的作用各不相同。SCFIFO支持同步和异步信号，而DCFIFO支持异步清零信号和与写入和读取时钟同步的异步清零信号。
注： 对于 英特尔Agilex® 7 器件，必须在上电后，置位aclr或sclr，以保证正确运行。
表 46.  SCFIFO中的同步清零和异步清零
模式 同步清零(sclr) 25 异步清零(aclr)
Effects on status ports full和almost_full信号解除置位。
empty和almost_empty信号置位。
复位usedw标志。
Commencement of effects upon assertion 在时钟的上升沿 立即（q输出除外）
Effects on the q output for normal output modes 读指针复位并指向第一个数据位置。如果q输出未寄存，输出显示SCFIFO的第一个数据字；否则，q输出保持其先前的值。 q输出保持其之前的值。
Effects on the q output for show-ahead output modes 读指针复位并指向第一个数据位置。如果q输出未寄存，则输出仅在一个时钟周期内保持其先前值，并在下一个时钟上升沿显示SCFIFO的第一个数据字。26

否则，q输出保持其先前的值。

如果q输出未寄存，则输出显示SCFIFO的第一个数据字，从第一个时钟上升沿开始。

否则，q输出将保持其先前值。

表 47.  DCFIFO中的异步清零
模式 异步清零(aclr) aclr (与写时钟同步) 27 28 aclr（与读时钟同步） 29 30
Effects on status ports wrfull信号解除置位。 写入域被清零的同时wrfull信号被置位，通常是在aclr输入的异步释放后需要三个写时钟周期。 读取域清零的同时rdempty信号被置位，通常是在aclr输入的异步释放后需要三个读时钟周期。
rdfull信号解除置位。
wrempty和rdempty信号置位。
复位wrusedw和rdusedw标志。
Commencement of effects upon assertion 立即。
Effects on the q output for normal output modes 31 如果未寄存，则输出保持不变。如果端口被寄存，则将其清零。
Effects on the q output for show-ahead output modes 如果未寄存，则输出显示'X'。如果端口被寄存，则将其清零。

本章节内容
编译DCFIFO时恢复和移除时序违规告警

25 sclr或者aclr信号置位时，读指针和写指针复位为零。
26 复位后显示的第一个数据字不是有效的Show-ahead数据。它反映的是读指针指向的数据，因为q输出未寄存。要获得有效的Show-ahead数据，请在复位后执行有效的写入。
27 DCFIFO在写时钟上升沿退出复位后(aclr信号解除置位的瞬间)， wrreq信号必须为低电平，以避免写操作和复位之间出现竞争条件。如果不能保证设计中避免出现该竞争情况，则aclr信号需要与写时钟同步。可在FIFO参数编辑器中设置Add circuit to synchronize 'aclr' input with 'wrclk'选项或者将WRITE_ACLR_SYNCH参数设置成ON来实现该目的。
28 即使aclr信号与写时钟同步，置位aclr信号仍会异步影响所有状态标志。
29 DCFIFO在读时钟上升沿退出复位时（aclr信号解除置位的瞬间），rdreq信号必须为低电平，以避免读和复位之间的竞争情况。如果无法保证设计中避免出现该情况，需要将aclr信号与读时钟同步。可在FIFO参数编辑器中设置Add circuit to synchronize 'aclr' input with 'rdclk'选项，或将READ_ACLR_SYNCH参数设置为ON来完成该目标。
30 即使aclr信号同步到读时钟，置位aclr信号仍然会同步影响所有状态标志。
31 对于 英特尔Agilex® 7系列， ，DCFIFO仅支持Normal模式下的已寄存q输出和Show-ahead模式下的未寄存q输出。
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