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2.1. 英特尔Agilex® 7 M系列M20K模块中的Fabric Network-On-Chip(NoC)
2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable)
2.3. 地址时钟使能支持
2.4. 异步清零和同步清零
2.5. 存储模块错误纠正编码(ECC)支持
2.6. 英特尔Agilex® 7嵌入式存储器时钟模式
2.7. 英特尔Agilex® 7嵌入式存储器配置
2.8. Force-to-Zero(强制归零)
2.9. Coherent(一致性)读存储器
2.10. 冻结逻辑(Freeze logic)
2.11. 真双端口双时钟仿真器
2.12. 读和写地址寄存器的初始值
2.13. M20K模块中的时序/功耗优化功能
2.14. 英特尔Agilex® 7支持的嵌入式存储器IP
4.3.1. FIFO Intel® FPGA IP的发布信息
4.3.2. 配置方法
4.3.3. 规范
4.3.4. FIFO功能时序要求
4.3.5. SCFIFO ALMOST_EMPTY功能时序
4.3.6. FIFO输出状态标志和延迟
4.3.7. FIFO亚稳性保护及相关选项
4.3.8. FIFO同步清零和异步清零效果
4.3.9. SCFIFO和DCFIFO Show-Ahead模式
4.3.10. 不同的输入和输出宽度
4.3.11. DCFIFO时序约束设置
4.3.12. 手动例化的编码实例
4.3.13. 设计实例
4.3.14. 时钟域交叉处的格雷码(Gray-Code)计数器传输
4.3.15. 嵌入式存储器ECC功能指南
4.3.16. FIFO Intel® FPGA IP参数
4.3.17. 复位方案(reset scheme)
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2.4. 异步清零和同步清零
英特尔Agilex® 7 M20K和MLAB嵌入式存储器模块支持输出锁存器和输出寄存器上的异步清零和同步清零。
注: M20K模块支持读地址寄存器上的异步清零,但仅限于简单双端口和简单四端口模式。如果读地址寄存器被清零,M20K将读取地址0处的存储器内容。
对于异步清零(aclr)信号,RAM输出在aclr信号置位时被立即清零。aclr信号解除置位后,输出保持清零,直到下一个读周期。
对于同步清零(sclr)信号,当(sclr)信号置位时,RAM输出将在输出时钟的下一个上升沿清零。 sclr信号解除置位后,输出将保持清零,直到下一个读周期。
注: aclr和sclr信号必须分别用于每个RAM配置。
图 5. 寄存模式(Registered Mode)下的异步清零(Asynchronous Clear)和同步清零(Synchronous Clear)的行为
图 6. 未寄存模式(Unregistered Mode)下异步清零(Asynchronous Clear)和同步清零(Synchronous Clear)的行为
图 7. 寄存和未寄存模式下在读取地址寄存器上使用异步清零时的行为