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2.1. 英特尔Agilex® 7 M系列M20K模块中的Fabric Network-On-Chip(NoC)
2.2. 英特尔Agilex® 7嵌入式存储器模块中的字节使能(Byte Enable)
2.3. 地址时钟使能支持
2.4. 异步清零和同步清零
2.5. 存储模块错误纠正编码(ECC)支持
2.6. 英特尔Agilex® 7嵌入式存储器时钟模式
2.7. 英特尔Agilex® 7嵌入式存储器配置
2.8. Force-to-Zero(强制归零)
2.9. Coherent(一致性)读存储器
2.10. 冻结逻辑(Freeze logic)
2.11. 真双端口双时钟仿真器
2.12. 读和写地址寄存器的初始值
2.13. M20K模块中的时序/功耗优化功能
2.14. 英特尔Agilex® 7支持的嵌入式存储器IP
4.3.1. FIFO Intel® FPGA IP的发布信息
4.3.2. 配置方法
4.3.3. 规范
4.3.4. FIFO功能时序要求
4.3.5. SCFIFO ALMOST_EMPTY功能时序
4.3.6. FIFO输出状态标志和延迟
4.3.7. FIFO亚稳性保护及相关选项
4.3.8. FIFO同步清零和异步清零效果
4.3.9. SCFIFO和DCFIFO Show-Ahead模式
4.3.10. 不同的输入和输出宽度
4.3.11. DCFIFO时序约束设置
4.3.12. 手动例化的编码实例
4.3.13. 设计实例
4.3.14. 时钟域交叉处的格雷码(Gray-Code)计数器传输
4.3.15. 嵌入式存储器ECC功能指南
4.3.16. FIFO Intel® FPGA IP参数
4.3.17. 复位方案(reset scheme)
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4.2.4. eSRAM 英特尔Agilex® FPGA IP接口信号
下表列出了eSRAM 英特尔Agilex® FPGA IP接口的输入和输出信号。
信号 | 方向 | 宽度 | 描述 |
---|---|---|---|
clock | 输入 | 1 | 提供一个参考时钟。 |
p<port_number>_data | 输入 | 范围从 1-64 |
1至64位 |
p<port_number>_rdaddress | 输入 | 范围从 10-16 |
存储器的读地址。取决于通道中使能的bank数量。
注: 如果尝试从一个无效地址读取数据,那么返回的数据是随机的,没有任何价值。
|
p<port_number>_rden | 输入 | 1 | rdaddress端口的低电平有效读使能输入。 |
p<port_number>_sd | 输入 | 1 | 高电平有效信号,动态关闭端口。此信号关闭外设(active low)和端口内bank的存储器内核的电源,不保留存储器数据。选择在eSRAM系统中使用的通道数时,除了那些静态关闭的通道外,您也可以在运行时动态关闭端口。
注: 当一个端口关闭时,不会保留存储器内容。
|
p<port_number>_wraddress | 输入 | 范围从 10-16 |
存储器的写地址。取决于通道中使能的bank数量。
注: 写入无效的地址不会执行任何操作,因为目标bank未通电。
|
p<port_number>_wren | 输入 | 1 | wraddress端口的高电平有效写使能输入。 |
p<port_number>_q | 输出 | 范围从 1-64 |
1 - 64位 |
p<port_number>_eccflags | 输出 | 2 | p<port_number>_eccflags[0]表示错误检测,从eSRAM检索的读数据上发生ECC错误时置位。p<port_number>_eccflags[1]表示错误纠正,在成功更正ECC错误后,存储器内容仍未更新为更正后的数据时置位。 |