Intel®高层次综合编译器专业版: 最佳实践指南

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ID 683152
日期 12/04/2023
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文档目录
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1. Intel® HLS Compiler Pro版最佳实践指南 2. 编码和编译组件的最佳实践 3. FPGA概念 4. 接口最佳实现 5. 循环的最佳实践 6. fMAX瓶颈最佳实践 7. 存储器架构最佳实践 8. 任务系统最佳实践 9. 数据类型最佳实践 10. 高级故障排查 A. Intel® HLS Compiler Pro版最佳实践指南存档 B. Intel® HLS Compiler Pro版最佳实践指南文档修订历史
1. Intel® HLS Compiler Pro版最佳实践指南 x
1.1. Intel® HLS Compiler待弃用
3. FPGA概念 x
3.1. FPGA架构概述 3.2. FPGA硬件设计概念 3.3. 硬件设计方法
3.1. FPGA架构概述 x
3.1.1. 自适应逻辑模块(ALM) 3.1.2. 数字信号处理(DSP)模块 3.1.3. 随机存取存储器 (RAM) 块
3.1.1. 自适应逻辑模块(ALM) x
3.1.1.1. 查找表（LUT） 3.1.1.2. 寄存器
3.2. FPGA硬件设计概念 x
3.2.1. 最大频率(fMAX) 3.2.2. 延时 3.2.3. 流水线 3.2.4. 吞吐量 3.2.5. 数据通路 3.2.6. 控制通路 3.2.7. 占用
3.3. 硬件设计方法 x
3.3.1. 源代码如何成为自定义硬件数据通路 3.3.2. 调度(Scheduling) 3.3.3. 将并行模型映射到FPGA硬件 3.3.4. Memory Types（存储器类型）
3.3.1. 源代码如何成为自定义硬件数据通路 x
3.3.1.1. 将源代码指令映射到硬件 3.3.1.2. 映射数组及其对硬件的访问
3.3.2. 调度(Scheduling) x
3.3.2.1. 动态调度 3.3.2.2. 数据通路集群 3.3.2.3. 集群之间握手
3.3.3. 将并行模型映射到FPGA硬件 x
3.3.3.1. 数据并行性 3.3.3.2. 任务并行性
3.3.3.1. 数据并行性 x
3.3.3.1.1. 同时执行独立操作 3.3.3.1.2. 流水线
3.3.3.1.2. 流水线 x
3.3.3.1.2.1. 组件内的流水线循环 3.3.3.1.2.2. 流水线跨组件调用
3.3.4. Memory Types（存储器类型） x
3.3.4.1. 组件存储器 3.3.4.2. 外部存储器
4. 接口最佳实现 x
4.1. 为组件选择适合的接口 4.2. 可变延时MM主接口的LSU控制 4.3. 避免指针混淆
4.1. 为组件选择适合的接口 x
4.1.1. 指针接口 4.1.2. Avalon® 存储器映射主接口（Host Interface） 4.1.3. Avalon® 存储器映射从存储器（Agent Memories ） 4.1.4. Avalon® 存储器映射从存储器（Agent Register ） 4.1.5. Avalon® Streaming（流）接口 4.1.6. Pass-by-Value接口
5. 循环的最佳实践 x
5.1. 在循环中调用硬件以重复使用 5.2. 并行化循环 5.3. 构建Well-Formed（结构良好）的循环 5.4. 最小化循环携带的依赖性 5.5. 避免复杂循环退出条件 5.6. 将嵌套循环转换为单个循环 5.7. 将if-Statements放置在循环嵌套中尽可能最低的范围 5.8. 在尽可能深的范围内声明变量 5.9. 提升Loop II以提高fMAX 5.10. 控制循环交叉存取
5.2. 并行化循环 x
5.2.1. 流水线循环 5.2.2. 展开循环（Unroll Loop） 5.2.3. 实例：循环流水线和展开
6. fMAX瓶颈最佳实践 x
6.1. 平衡目标fMAX和目标II
7. 存储器架构最佳实践 x
7.1. 实例：覆盖组合式存储器架构 7.2. 实例：覆盖Banked存储器架构 7.3. 合并存储器减少面积 7.4. 实例：指定局部存储器地址的Bank选择位
7.3. 合并存储器减少面积 x
7.3.1. 实例：从深度方向合并存储器 7.3.2. 实例：从宽度方向合并存储器
8. 任务系统最佳实践 x
8.1. 并行执行多个循环 8.2. 共享昂贵计算块 8.3. 实现层次设计 8.4. 平衡任务系统中的容量
8.4. 平衡任务系统中的容量 x
8.4.1. 启用 Intel® HLS Compiler来推断数据通路缓冲区容量要求 8.4.2. 必要时对设计明确添加缓冲容量
9. 数据类型最佳实践 x
9.1. 避免隐式数据类型转换 9.2. 使用ac_int数据类型时避免负位移
10. 高级故障排查 x
10.1. 仅在仿真中出现的组件失败 10.2. 组件的结果质量较差
1. Intel® HLS Compiler Pro版最佳实践指南
2. 编码和编译组件的最佳实践
3. FPGA概念
4. 接口最佳实现
5. 循环的最佳实践
6. fMAX瓶颈最佳实践
7. 存储器架构最佳实践
8. 任务系统最佳实践
9. 数据类型最佳实践
10. 高级故障排查
A. Intel® HLS Compiler Pro版最佳实践指南存档
B. Intel® HLS Compiler Pro版最佳实践指南文档修订历史

3.3.3.1.2.1. 组件内的流水线循环

在组件内，循环是流水线并行性的主要来源。

当 Intel® HLS Compiler流水线化循环时，会尝试调度循环执行，以便循环的下一次迭代在上一次迭代完成之前进入流水线。该循环迭代流水线可以带来更高的吞吐量。

循环迭代之间的时钟周期数称为Initiation Interval (II)（启动间隔II）。

为了获得最高性能，循环迭代将在每个时钟周期开始，这样II对应为1。

从一个循环迭代到另一循环迭代的数据依赖关系可能会影响实现“II”为1 的能力。这些依赖关系称为循环携带的依赖关系。

循环的“II”必须足够高才能容纳所有循环携带的依赖项。

提示： 满足该约束所需的“II”是设计的fMAX函数。如果fMAX越低，“II”也可能越低。相反，如果fMAX越高，可能需要更高的“II”。

Intel® HLS Compiler自动识别这些依赖关系，并尝试构建硬件来解决它们，同时根据目标fMAX最小化“II”。

单纯为流水线化有循环迭代的数据通路中的代码生成硬件会导致两次加载：一次来自存储器b，另一次来自存储器c。因为编译器知道对c[i-1]的访问在上一次迭代中为“写入”，而从c[i-1]来的负载可以被优化掉。

图 17. 流水线化有循环迭代的数据通路


上一个迭代中储存到 C的值所代表的以来关系会在单个时钟周期内解决，因此即使该迭代不是独立的，循环的“II”也会达到1。

关于流水线循环的其他信息，请参阅流水线循环。

Intel® HLS Compiler起初无法达到“II”为1时，就会从几种优化策略中进行选择：

这些优化由 Intel® HLS Compiler自动应用，此外还可以通过设计中的预处理指令语句进行控制。


本章节内容
交叉存取
推测执行

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