Intel®高层次综合编译器专业版: 最佳实践指南

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ID 683152
日期 12/04/2023
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1. Intel® HLS Compiler Pro版最佳实践指南 2. 编码和编译组件的最佳实践 3. FPGA概念 4. 接口最佳实现 5. 循环的最佳实践 6. fMAX瓶颈最佳实践 7. 存储器架构最佳实践 8. 任务系统最佳实践 9. 数据类型最佳实践 10. 高级故障排查 A. Intel® HLS Compiler Pro版最佳实践指南存档 B. Intel® HLS Compiler Pro版最佳实践指南文档修订历史
1. Intel® HLS Compiler Pro版最佳实践指南 x
1.1. Intel® HLS Compiler待弃用
3. FPGA概念 x
3.1. FPGA架构概述 3.2. FPGA硬件设计概念 3.3. 硬件设计方法
3.1. FPGA架构概述 x
3.1.1. 自适应逻辑模块(ALM) 3.1.2. 数字信号处理(DSP)模块 3.1.3. 随机存取存储器 (RAM) 块
3.1.1. 自适应逻辑模块(ALM) x
3.1.1.1. 查找表（LUT） 3.1.1.2. 寄存器
3.2. FPGA硬件设计概念 x
3.2.1. 最大频率(fMAX) 3.2.2. 延时 3.2.3. 流水线 3.2.4. 吞吐量 3.2.5. 数据通路 3.2.6. 控制通路 3.2.7. 占用
3.3. 硬件设计方法 x
3.3.1. 源代码如何成为自定义硬件数据通路 3.3.2. 调度(Scheduling) 3.3.3. 将并行模型映射到FPGA硬件 3.3.4. Memory Types（存储器类型）
3.3.1. 源代码如何成为自定义硬件数据通路 x
3.3.1.1. 将源代码指令映射到硬件 3.3.1.2. 映射数组及其对硬件的访问
3.3.2. 调度(Scheduling) x
3.3.2.1. 动态调度 3.3.2.2. 数据通路集群 3.3.2.3. 集群之间握手
3.3.3. 将并行模型映射到FPGA硬件 x
3.3.3.1. 数据并行性 3.3.3.2. 任务并行性
3.3.3.1. 数据并行性 x
3.3.3.1.1. 同时执行独立操作 3.3.3.1.2. 流水线
3.3.3.1.2. 流水线 x
3.3.3.1.2.1. 组件内的流水线循环 3.3.3.1.2.2. 流水线跨组件调用
3.3.4. Memory Types（存储器类型） x
3.3.4.1. 组件存储器 3.3.4.2. 外部存储器
4. 接口最佳实现 x
4.1. 为组件选择适合的接口 4.2. 可变延时MM主接口的LSU控制 4.3. 避免指针混淆
4.1. 为组件选择适合的接口 x
4.1.1. 指针接口 4.1.2. Avalon® 存储器映射主接口（Host Interface） 4.1.3. Avalon® 存储器映射从存储器（Agent Memories ） 4.1.4. Avalon® 存储器映射从存储器（Agent Register ） 4.1.5. Avalon® Streaming（流）接口 4.1.6. Pass-by-Value接口
5. 循环的最佳实践 x
5.1. 在循环中调用硬件以重复使用 5.2. 并行化循环 5.3. 构建Well-Formed（结构良好）的循环 5.4. 最小化循环携带的依赖性 5.5. 避免复杂循环退出条件 5.6. 将嵌套循环转换为单个循环 5.7. 将if-Statements放置在循环嵌套中尽可能最低的范围 5.8. 在尽可能深的范围内声明变量 5.9. 提升Loop II以提高fMAX 5.10. 控制循环交叉存取
5.2. 并行化循环 x
5.2.1. 流水线循环 5.2.2. 展开循环（Unroll Loop） 5.2.3. 实例：循环流水线和展开
6. fMAX瓶颈最佳实践 x
6.1. 平衡目标fMAX和目标II
7. 存储器架构最佳实践 x
7.1. 实例：覆盖组合式存储器架构 7.2. 实例：覆盖Banked存储器架构 7.3. 合并存储器减少面积 7.4. 实例：指定局部存储器地址的Bank选择位
7.3. 合并存储器减少面积 x
7.3.1. 实例：从深度方向合并存储器 7.3.2. 实例：从宽度方向合并存储器
8. 任务系统最佳实践 x
8.1. 并行执行多个循环 8.2. 共享昂贵计算块 8.3. 实现层次设计 8.4. 平衡任务系统中的容量
8.4. 平衡任务系统中的容量 x
8.4.1. 启用 Intel® HLS Compiler来推断数据通路缓冲区容量要求 8.4.2. 必要时对设计明确添加缓冲容量
9. 数据类型最佳实践 x
9.1. 避免隐式数据类型转换 9.2. 使用ac_int数据类型时避免负位移
10. 高级故障排查 x
10.1. 仅在仿真中出现的组件失败 10.2. 组件的结果质量较差
1. Intel® HLS Compiler Pro版最佳实践指南
2. 编码和编译组件的最佳实践
3. FPGA概念
4. 接口最佳实现
5. 循环的最佳实践
6. fMAX瓶颈最佳实践
7. 存储器架构最佳实践
8. 任务系统最佳实践
9. 数据类型最佳实践
10. 高级故障排查
A. Intel® HLS Compiler Pro版最佳实践指南存档
B. Intel® HLS Compiler Pro版最佳实践指南文档修订历史

4.1.2. Avalon® 存储器映射主接口（Host Interface）

默认情况下，组件中的指针通过默认设置实现为 Avalon® Memory Mapped ( Avalon® MM) 主接口。可配置 Avalon® MM主接口缓解默认设置下的低性能。

可使用ihc::mm_host类配置向量加法组件实例的 Avalon® MM主接口，如下： 

component void vector_add(
  ihc::mm_host<int, ihc::aspace<1>, ihc::dwidth<8*8*sizeof(int)>, 
                 ihc::align<8*sizeof(int)> >& a,
  ihc::mm_host<int, ihc::aspace<2>, ihc::dwidth<8*8*sizeof(int)>, 
                 ihc::align<8*sizeof(int)> >& b,
  ihc::mm_host<int, ihc::aspace<3>, ihc::dwidth<8*8*sizeof(int)>, 
                 ihc::align<8*sizeof(int)> >& c,
  int N) {
  #pragma unroll 8
  for (int i = 0; i < N; ++i) {
      c[i] = a[i] + b[i];
  }
}
用于向量a，向量b和向量c的存储器接口的特定属性如下：
  • 每个向量按照ihc::aspace属性被分配到各个地址空间，且每个向量接收到一个单独的 Avalon® MM主接口。

    随着向量被分配到不同物理接口，可并行访问各个向量，且不会相互干扰，从而不需要存储器仲裁。

  • 向量的接口宽度可通过ihc::dwidth属性进行调整。
  • 向量的接口对齐方式可通过ihc::align属性进行调整。
下图显示配置该设计时System Viewer中生成的Function View。
图 25. 使用 Avalon® MM MM主接口的vector_add组件的System Viewer Function View


该图显示vector_add.B2有两个负载和一个存储。指针接口中代码实例默认 Avalon® MM Host设置使用的是16个负载和8个存储。

扩展向量接口的宽度和对齐方式后，原始指针接口加载和存储合并为用于每个向量a和向量b，以及向量c的宽存储。

而且，存储器无停顿，因为本实例中的加载和存储访问单独的存储器。

通过英特尔 Quartus Prime编译流程编译 Intel® Arria® 10器件组件得到如下QoR指标：
表 3.  Avalon MM Host接口1的QoR指标比较
QoR指标 指针 Avalon MM Host
ALMs 15593.5 643
DSPs 0 0
RAMs 30 0
fMAX (MHz)2 298.6 472.37
Latency (周期) 24071 142
Initiation Interval (II) (周期) ~508 1
1用于计算QoR指标的编译流程采用英特尔 Quartus Prime Pro Edition 17.1。
2 fMAX的大小由计算单个seed得出。
将组件接口从指针接口改为指定的 Avalon® MM Host接口提高了QoR指标。从而延迟接近于理想延迟值128，并且循环启动间隔（II）为1。
重要： 从指针接口改为指定 Avalon® MM Host接口需要系统具有预期宽度的三个独立存储器。初始指针实现仅需要一个64-bit宽数据总线的系统存储器。如果系统无法提供所需的存储器，则不能使用此优化。
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