Intel®高层次综合编译器专业版: 最佳实践指南

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ID 683152
日期 12/04/2023
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1. Intel® HLS Compiler Pro版最佳实践指南 2. 编码和编译组件的最佳实践 3. FPGA概念 4. 接口最佳实现 5. 循环的最佳实践 6. fMAX瓶颈最佳实践 7. 存储器架构最佳实践 8. 任务系统最佳实践 9. 数据类型最佳实践 10. 高级故障排查 A. Intel® HLS Compiler Pro版最佳实践指南存档 B. Intel® HLS Compiler Pro版最佳实践指南文档修订历史
1. Intel® HLS Compiler Pro版最佳实践指南 x
1.1. Intel® HLS Compiler待弃用
3. FPGA概念 x
3.1. FPGA架构概述 3.2. FPGA硬件设计概念 3.3. 硬件设计方法
3.1. FPGA架构概述 x
3.1.1. 自适应逻辑模块(ALM) 3.1.2. 数字信号处理(DSP)模块 3.1.3. 随机存取存储器 (RAM) 块
3.1.1. 自适应逻辑模块(ALM) x
3.1.1.1. 查找表（LUT） 3.1.1.2. 寄存器
3.2. FPGA硬件设计概念 x
3.2.1. 最大频率(fMAX) 3.2.2. 延时 3.2.3. 流水线 3.2.4. 吞吐量 3.2.5. 数据通路 3.2.6. 控制通路 3.2.7. 占用
3.3. 硬件设计方法 x
3.3.1. 源代码如何成为自定义硬件数据通路 3.3.2. 调度(Scheduling) 3.3.3. 将并行模型映射到FPGA硬件 3.3.4. Memory Types（存储器类型）
3.3.1. 源代码如何成为自定义硬件数据通路 x
3.3.1.1. 将源代码指令映射到硬件 3.3.1.2. 映射数组及其对硬件的访问
3.3.2. 调度(Scheduling) x
3.3.2.1. 动态调度 3.3.2.2. 数据通路集群 3.3.2.3. 集群之间握手
3.3.3. 将并行模型映射到FPGA硬件 x
3.3.3.1. 数据并行性 3.3.3.2. 任务并行性
3.3.3.1. 数据并行性 x
3.3.3.1.1. 同时执行独立操作 3.3.3.1.2. 流水线
3.3.3.1.2. 流水线 x
3.3.3.1.2.1. 组件内的流水线循环 3.3.3.1.2.2. 流水线跨组件调用
3.3.4. Memory Types（存储器类型） x
3.3.4.1. 组件存储器 3.3.4.2. 外部存储器
4. 接口最佳实现 x
4.1. 为组件选择适合的接口 4.2. 可变延时MM主接口的LSU控制 4.3. 避免指针混淆
4.1. 为组件选择适合的接口 x
4.1.1. 指针接口 4.1.2. Avalon® 存储器映射主接口（Host Interface） 4.1.3. Avalon® 存储器映射从存储器（Agent Memories ） 4.1.4. Avalon® 存储器映射从存储器（Agent Register ） 4.1.5. Avalon® Streaming（流）接口 4.1.6. Pass-by-Value接口
5. 循环的最佳实践 x
5.1. 在循环中调用硬件以重复使用 5.2. 并行化循环 5.3. 构建Well-Formed（结构良好）的循环 5.4. 最小化循环携带的依赖性 5.5. 避免复杂循环退出条件 5.6. 将嵌套循环转换为单个循环 5.7. 将if-Statements放置在循环嵌套中尽可能最低的范围 5.8. 在尽可能深的范围内声明变量 5.9. 提升Loop II以提高fMAX 5.10. 控制循环交叉存取
5.2. 并行化循环 x
5.2.1. 流水线循环 5.2.2. 展开循环（Unroll Loop） 5.2.3. 实例：循环流水线和展开
6. fMAX瓶颈最佳实践 x
6.1. 平衡目标fMAX和目标II
7. 存储器架构最佳实践 x
7.1. 实例：覆盖组合式存储器架构 7.2. 实例：覆盖Banked存储器架构 7.3. 合并存储器减少面积 7.4. 实例：指定局部存储器地址的Bank选择位
7.3. 合并存储器减少面积 x
7.3.1. 实例：从深度方向合并存储器 7.3.2. 实例：从宽度方向合并存储器
8. 任务系统最佳实践 x
8.1. 并行执行多个循环 8.2. 共享昂贵计算块 8.3. 实现层次设计 8.4. 平衡任务系统中的容量
8.4. 平衡任务系统中的容量 x
8.4.1. 启用 Intel® HLS Compiler来推断数据通路缓冲区容量要求 8.4.2. 必要时对设计明确添加缓冲容量
9. 数据类型最佳实践 x
9.1. 避免隐式数据类型转换 9.2. 使用ac_int数据类型时避免负位移
10. 高级故障排查 x
10.1. 仅在仿真中出现的组件失败 10.2. 组件的结果质量较差
1. Intel® HLS Compiler Pro版最佳实践指南
2. 编码和编译组件的最佳实践
3. FPGA概念
4. 接口最佳实现
5. 循环的最佳实践
6. fMAX瓶颈最佳实践
7. 存储器架构最佳实践
8. 任务系统最佳实践
9. 数据类型最佳实践
10. 高级故障排查
A. Intel® HLS Compiler Pro版最佳实践指南存档
B. Intel® HLS Compiler Pro版最佳实践指南文档修订历史

5.2.1. 流水线循环

流水线是一种并行形式，其中循环的多个迭代如同组装线一样并发执行。
以如下具有3个阶段3次迭代的基础循环为例。其中一个循环阶段被定义为一个时钟周期内循环中发生的操作。
图 29. 具有3个阶段和3次迭代的基础循环


如果该循环的每个阶段需要一个时钟周期来执行，则该循环的延迟为9个周期。
下图显示具有3个阶段和4次迭代的流水线式基本循环中循环的流水线。
图 30. 具有3个阶段和4次迭代的流水线式循环


流水线式循环中因3次迭代而有5个时钟周期的延时（4次迭代为6个时钟周期），但无面积权衡取舍。第2个时钟周期期间，流水线式循环的Stage 1正在处理迭代2，Stage 2正在处理迭代1，且Stage 3为无效。

该循环的流水线循环初始化间隔为1。II等于1说明开始每个连续的循环迭代之间存在一个时钟周期的延迟。

Intel® HLS Compiler Pro Edition尝试以默认方式进行流水线循环，且循环流水线与循环展开由不同常量迭代计数约束。

并非所有循环都可以如具有3个阶段和4次迭代的流水线式循环中的循环一样流水线化，尤其是循环中的迭代依赖之前迭代中算得的值。

例如，考虑是否循环的Stage 1依赖于之前循环迭代的Stage 3期间计算得到的值。该情况下，第二次（橙色）迭代要等到第一次（蓝色）迭代达到Stage 3才能开始执行。这种依赖关系称为loop-carried dependency（循环携带依赖）。

本实例中，循环将以II=3流水线化。但由于II与循环迭代中延迟相同，因此实际上该循环根本不会对循环进行流水线处理。可使用如下公式估算循环的总体延迟：

其中是循环执行的周期数，而是单个循环迭代执行需要的周期数。

Intel® HLS Compiler Pro Edition支持无需展开内部循环的嵌套循流水线化。在计算嵌套循环的延迟时，请递归应用该公式。此递归意味着在II>1时，对内部循环造成的问题比对外部循环更加严重。因此，即使算法的外部循环中II>1，算法仍能在内部循环中II=1的情况下很好地执行大部分工作。

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