2.9.1. 器件&管脚选项对话框

Intel® Quartus® Prime Pro Edition用户指南: Programmer

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ID 683039

日期 12/16/2019

版本 19.4

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2.9.1. 器件&管脚选项对话框

以下表格说明影响主要和辅助编程文件生成的Device & Pin Option设置。要访问该设置，请点击Assignments > Device > Device & Pin Options。

表 14. 通用选项允许指定独立于特定配置方案的基本器件配置选项。要访问这些设置，请点击Assignments > Device > Device and Pin Options > General。
选项	说明
选项注：不支持 Intel® Agilex™ 或 Intel® Stratix® 10器件。	Auto-restart configuration after error—如果出现数据错误，将自动重新启动配置进程。如果该选项已关闭，则必须在出现错误时从外部命令器件重新启动配置进程。该选项适用于被动串行和主动串行配置方案。 Release clears before tri-states—先释放继寄存逻辑单元上的清除信号，然后才释放三态缓冲器上的输出使能重写（override）。如果该选项关闭，则先释放输出使能信号，然后才释放清除重写。 Enable user-supplied start-up clock (CLKUSR)—使用由用户提供，并位于`CLKUSR`管脚的时钟进行初始化。关闭后，需要外部电路为Passive Serial和Passive Parallel Synchronous配置方案中的该`DCLK`管脚提供初始化时钟；Passive Parallel Asynchronous配置方案中，器件使用内部初始化时钟。 Enable device-wide reset (DEV_CLRn)—使能`DEV_CLRn`管脚，允许外部源复位器件的所有寄存器。如果关闭该选项，则`DEV_CLRn`管脚可用作用户I/O管脚，但器件在用户模式下运行时为禁用。 Enable device-wide output enable (DEV_OE)—器件处于用户模式时，使能`DEV_OE`管脚。如果该选项开启，片上所有输出均正常运行。该管脚禁用时，所有输出均为三态。如果该选项关闭，则`DEV_OE`管脚可用作用户I/O管脚，但器件运行于用户模式下运行时为禁用。 Enable INIT_DONE output—使能`INIT_DONE`管脚，从而在完成初始化且器件处于用户模式时允许从外部监控。如果关闭该选项，则`INIT_DONE`管脚可用作用户I/O管脚，但器件运行于用户模式时为禁用。 Enable JTAG Pin Sharing—使能JTAG管脚共享功能。`JTAGEN`管脚使能后。成为用户模式中的专用输入管脚。`JTAGEN`管脚拉低时，JTAG管脚（`TDO，TCK，TDI`和`TMS`管脚可用作测试管脚。`JTAGEN`管脚为高电平有效时，JTAG管脚用作专用管脚。如果关闭该选项，则`JTAGEN`管脚为可用作用户I/O管脚，但器件运行于用户模式时为禁用。JTAG管脚保留为专用JTAG管脚。 Enable nCONFIG, nStatus, and CONF_DONE pins—用户模式下使能主要配置管脚，`nCONFIG`，`nSTATUS`和`CONF_DONE`管脚。如果关闭此选项，则`nCONFIG`，`nSTATUS`和`CONF_DONE`管脚可用作用户I/O管脚，但器件在用户模式下运行时为禁用。 Enable OCT_DONE —使能 `OCT_DONE`管脚，其控制`INIT_DONE`管脚是否由`OCT_DONE`管脚门控。如果关闭此选项，则`INIT_DONE`管脚不由`OCT_DONE`管脚门控。 Enable security bit support—使能安全位支持，可阻止获取本器件中的数据并用于对其他器件编程。本选项使用于支持的器件（ MAX® II和 MAX® V）系列。 Set unused TDS pins to GND—在管脚中将为使用的温度传感二极管`TSD`管脚，`TEMPDIODEp`和`TEMPDIODEn`设置为`GND`。默认情况下，`TSD`管脚可用于连接外部温度传感器件；但在未连接时，必须手动将管脚连接到`GND`。启用后，该选项将更新.pin文件中的信息，但不影响FPGA行为。 Enable CONFIG_SEL pin—用户模式下使能`BOOT_SEL`管脚。如果关闭该选项，则`BOOT_SEL`管脚可用作用户I/O管脚，但在器件运行于用户模式时为禁用。 Enable nCEO pin—使能`nCEO`管脚。当编程多个器件时，应将该管脚与后续器件的`nCE`连接。如果关闭该项，则`nCEO`管脚可用作用户I/O管脚，但器件在用户模式下运行时为禁用。 Enable autonomous PCIe HIP mode—器件内核配置完成之前，先在外设配置完成后释放PCIe HIP。该选项仅在CvP模式禁用时生效。 Enable the HPS early release of HPS IO—IOCSR编程完成后释放HPS共享I/O块。
Auto usercode	设置JTAG用户代码以匹配器件编程文件校验和值。非易失器件的编程文件是.pof，而基于SRAM的器件使用.sof。如果开启该选项，则JTAG user code选项不可用。
JTAG user code	为当前Compiler设置中选择的器件指定十六进制数。JTAG用户代码时本选项寄存器的扩展。可使用JTAG `USERCODE`读取该数据。如果开启Auto usercode，则该选项不可用。
In-system programming clamp state	允许在对使用的管脚进行“在系统编程”时，为没有“在系统编程”钳位状态约束的管脚指定可选取的状态。未使用管脚和专用管脚在“在系统编程”中必须始终保持三态。使用的管脚在“在系统编程”过程中默认为三态，因而将该器件与板上的其他器件电气隔离。但是有时为了避免系统损坏，可能需要为使用的管脚指定“在系统编程”器件的逻辑电平。可用设置如下： Tri-state—管脚均为三态。 High—管脚驱动`VCCIO。` Low—管脚驱动`GND`。 Sample and Sustain—管脚驱动`SAMPLE/PRELOAD` JTAG指令期间捕获的电平。
配置时钟源	指定用于器件初始化的时钟源（`CONF_DONE`信号变高和`INIT_DONE`信号变高之前的持续时间）。对于AS x1或AS x4配置模式，仅可选择Internal Oscillator或CLKUSR管脚。对于AS模式，`DCLK`管脚是非法选项。14 nm器件系列中，仅Internal scillator或OSC_CLK_1管脚可用。
Device initialization clock source	指定用于器件初始化的时钟源（`CONF_DONE`信号变高和`INIT_DONE`信号变高之前的持续时间）。对于AS x1或AS x4配置模式，仅可选择Internal Oscillator或CLKUSR管脚。对于AS模式，`DCLK`管脚是非法选项。14 nm器件系列中，仅Internal scillator或OSC_CLK_1管脚可用。

表 15. 配置选项允许使用您的编程比特流为后续器件配置指定配置方案，配置器件和管脚选项，串行时钟源，以及其他选项。访问这些设置，请点击 Assignments > Device > Device and Pin Options > Configuration。禁用了不适用于当前器件或配置模式的选项。
选项	说明
Configuration scheme	指定生成正确的主要和辅助编程文件的配置方案，例如Active Serial x4。仅适用于当前Configuration Scheme的选项可用。
Configuration Device	允许为储存和加载配置数据的外部配置器件指定选项。 Configuration device I/O voltage—为目标器件当前配置方案的配置管脚指定VCCIO电压。该选项可用于支持的器件系列。 Force VCCIO voltage to be compatible with configuration I/O voltage—强制配置管脚的VCCIO电压与配置器件I/O电压相同。如果关闭该选项，则配置管脚的VCCIO电压可能会依据包含配置管脚的I/O bank中使用的I/O标准而有所不同。此选项可用于支持的器件系列。
Configuration Pin Options	使能或禁用用于状态监控，SEU错误检测，CvP和其他配置管脚选项的特定器件配置管脚的操作。
Generate compressed bitstreams	生成压缩的比特流并使能目标器件中的比特流解压缩。
Active serial clock source	为Active Serial编程指定配置时钟源。选项范围为12.5 MHz到100 MHz。
VID Operation Mode	在已选定操作模式的目标器件中使能Voltage IDentification逻辑。可用选项为PMBus Master或PMBus Slave。
HPS/FPGA configuration order	对于硬核处理器系统（HPS）配置，请指定HPS和FPGA之间的配置顺序。可用选项为HPS First，After INIT_DONE和When requested by FPGA。
HPS debug access port	Disabled—HPS JTAG未使能。 HPS Pins—HPS JTAG路由到HPS专用I/O。 SDM Pins—HPS JTAG链接到FPGA JTAG。
Disable Register Power-Up Initialization	指定Assembler是否通过寄存器上电初始化生成比特流。

表 16. 未使用的管脚选项允许将器件上所有未使用管脚指定为保留状态。通过点击Assignments > Device > Device and Pin Options > Unused Pins访问。禁用了不适用于当前器件或配置模式的选项。
选项	说明
Reserve all unused pins	As input tri-stated—该管脚保留为三态输入管脚。 As output driving ground—该管脚保留为输出管脚并驱动接地信号。 As outputan unspecified signal—该管脚保留为输出管脚并驱动各信号。 As input tri-stated with bus-hold circuitry—该管脚通过总线保持电路保留为三态输入管脚。 As input tri-stated with weak pull-up—该管脚通过弱上拉电阻器保留为三态输入管脚。

表 17. 两用管脚选项允许指定已关联的两用管脚是否保留，以及保留目的。Assignments > Device > Device and Pin Options > Unused Pins访问。禁用了不适用于当前器件或配置模式的选项。
选项	说明
Dual-purpose pins	Use as regular I/O—不保留两用管脚。除非I/O管脚处于用户模式下。 Use as programming pin—`nCEO`管脚保留为专用编程管脚。 As input tri-stated—两用管脚保留为输入管脚。 As output driving ground—两用管脚保留为输出管脚并驱动接地信号。 As output driving an unspecified signal—两用管脚保留为输出管脚并驱动各种信号。 Compiler configured—鉴于当前配置方案以及管脚是否仅用于配置，Compiler会自动选择两用管脚的最佳保留设置。如果您的设计使用Active Parallel配置方案，而Programmer未直接与用户模式下的通信，则应按照Compiler配置，保留与并行flash器件连接的所有两用管脚。

表 18. 电路板走线模型选项仅 Intel® Cyclone® 10 GX设计，允许指定每个I/O标准的电路板走线，端接和电容性负载参数。电路板走线模型参数适用于所有依据I/O标准约束的输出或双向管脚。如果将电路板走线模型参数约束到任何非输出或双向管脚，则这些参数不可用。可在Pin Planner中为单个输出或双向管脚创建电路板走线模型约束。可点击Assignments > Device > Device and Pin Options > Board Trace Model进行访问。禁用了不适用于当前器件或配置模式的选项。
选项	说明
I/O standard	指定支持的I/O标准，例如Differential 1.8-V SSTL Class II。
Board trace model	罗列电路板走线模型参数，以及单位，和指定I/O standard的值。可更改每个参数值。电路板走线模型约束适用于所有已得到指定I/O标准分配的输出和双向管脚。

表 19. I/O时序选项允许在输出I/O时序端接处指定节点。可点击Assignments > Device > Device and Pin Options > Unused Pins进行访问。禁用了不适用于当前器件或配置模式的选项。
选项	说明
Default timing I/O endpoint	指定Near end或Far end。

表 20. 电压选项允许指定目标器件上管脚的默认I/O块电压。还显示器件的内核电压或其他内部电压信息。可通过Assignments > Device > Device and Pin Options > Voltage进行访问。禁用了不适用于当前器件或配置模式的选项。
选项	说明
Default I/O standard	可指定为1.2 V，1.5 V，1.8 V，2.5 V，3.0 LVTTL或3.0 LVCMOS。

表 21. 错误检测CRC选项允许指定是否使用错误检测循环冗余校验（error detection cyclic redundancy check，CRC）以及指定划分当前所选器件错误检频率的值。通过点击 Assignments > Device > Device and Pin Options > Error Detection CRC进行访问。禁用了不适用于当前器件或配置模式的选项。
选项	说明
Enable Error Detection CRC_ERROR pin	使能目标器件的错误检测`CRC`和 `CRC_ERROR`管脚。该检测会确定器件中编程数据的有效性。器件运行时数据中的任何变更都会生成错误。注：不适用于 Intel® Agilex™ 或 Intel® Stratix® 10器件。
Enable Open Drain on CRC Error pin	将`CRC ERROR`管脚设置为漏极开路管脚。该操作会解耦VCCIO电压中`CRC ERROR`管脚的电压电平。开启该选项时，必须将上拉电阻器连接到`CRC ERROR`管脚。注：不适用于 Intel® Agilex™ 或 Intel® Stratix® 10器件。
Enable error detection check	使能错误检测CRC检查以验证器件中编程数据的有效性，并在器件运行过程中报告数据中的变更情况。
Minimum SEU interval	指定对同一比特位2次检查之间的最小时间间隔。设置为0表示尽可能频繁的检查。设置为较大值时可节省功耗。间隔时间的单位为毫秒（millisecond）。允许的最大间隔数值为10000。
Enable internal scrubbing	指定使用内部擦拭以在器件运行时纠正在内核配置存储器内部检测到的单个错误或双邻错误。
Generate SEU sensitivity map file	生成Single Event Upset Sensitivity Map文件。该文件支持使能Advanced SEU检测功能。
Allow SEU fault injection	允许注入故障码型以测试SEU。

表 22. CvP设置指定Configuration via Protocol (CvP)的配置模式。可通过点击Assignments > Device > Device and Pin Options > CvP Settings访问。禁用了不适用于当前器件和配置模式的选项。
选项	说明
Configuration via protocol	Initialization and update模式中，外设映像储存在外部配置器件中，并且通过常规配置方案将映像加载到FPGA中。内核映像储存在主机存储器中，并通过PCIe链接加载到FPGA中。Core initialization模式中，外设映像存储在外部配置器件中，并通过常规配置方案加载到FPGA中。内核映像存储在主机存储器中，且通过PCIe链接加载到FPGA中。Core update模式下，先通过将外部本地配置器件中的完整配置映像加载到FPGA来初始化FPGA器件。可通过此模式使用PCIe链接执行1个或多个FPGA核映像更新。在Off模式下，CvP关闭。
Enable CvP_CONFDONE pin	显示器件已完成Configuration via Protocol模式下的内核编程。如果关闭该选项，则`CvP_CONFDONE`管脚可用作用户I/O管脚，但器件运行于用户模式下时为禁用。注：不适用于 Intel® Agilex™ 或 Intel® Stratix® 10器件。
Enable open drain on CvP_CONFDONE pin	使能`CvP_CONFDONE`管脚上的开漏。注：不适用于 Intel® Agilex™ 或 Intel® Stratix® 10器件。

表 23. 局部重配置选项指定局部重新配置需要的辅助编程文件的生成。可通过点击Assignments > Device > Device and Pin Options > Partial Reconfiguration进行访问。禁用了不适用于当前器件或配置模式的选项。
选项	说明
Enable partial reconfiguration pins	支持使能`PR_REQUEST`，`PR_READY`，`PR_ERROR`，`PR_DONE`，`DCLK`和 `DATA[31..0]`管脚。需要这些管脚来支持通过外部主机的局部重新配置（PR）。外部主机使用`PR_REQUEST`管脚请求局部重新配置，使用`PR_READY`管脚确定器件是否已准备接收编程数据，通过`PR_ERROR`管脚监控是否存在外部编程错误，`PR_DONE`管脚显示器件是否完成编程。如果关闭该选项，则两用编程管脚可用作用户I/O管脚，但当器件运行于用户模式时，这些管脚将不可用做PR管脚。注：不适用于 Intel® Agilex™ 或 Intel® Stratix® 10器件。
Enable open drain on partial reconfiguration pins	支持在`PR_READY`， `PR_ERROR`，`PR_DONE` Partial Reconfiguration管脚上指定漏极开路。注：不适用 Intel® Agilex™ 或 Intel® Stratix® 10器件。
Generate Partial-Masked SOF files	生成Partial-Masked SRAM Object文件（.pmsf），包含可用于重新配置器件区域的配置数据和区域定义。如果开启该选项，则将生成.pmsf，而非Mask Settings文件（.msf）。
Generate Partial Reconfiguration RBF	生成Partial Reconfiguration Raw Binary File（.rbf），外部智能控制器可使用该文件中包含的配置数据重新配置目标器件的分区。

表 24. 电源管理& VID选项仅用于 Intel® Stratix® 10和 Intel® Agilex™ 器件，可指定电源管理的选项，例如总线速度模式，以及PMBus Master模式下，电压调节器从地址。可通过点击Assignments > Device > Device and Pin Options > Power Management & VID Options进行访问。禁用了不适用于当前器件或配置模式的选项。
选项	说明
Bus speed mode	生成Partial-Masked SRAM Object文件（.pmsf），包含可用于重新配置器件区域的配置数据和区域定义。如果开启该选项，则将生成.pmsf，而非Mask Settings文件（.msf）。
Slave device type	生成Partial Reconfiguration Raw Binary File（.rbf），外部智能控制器可使用该文件中包含的配置数据重新配置目标器件的分区。
Device address in PMBus Slave mode	PMBus Slave模式下，指定起始`00`器件地址。
PMBus device 0 slave address through PMBus device 7 slave address	指定7-bit十六进制值（无前导前缀0x）。例如，将7F指定为电压调节器的从地址。必须指定一个非零地址。
Voltage output format	指定PMBus Master模式下的Auto discovery，Direct format或Linear format输出电压格式。
Direct format coefficient (m,b,R)	指定PMBus Master模式下的直接格式系数m，b，或R。有符号整数介于-32768和32767之间。系数m是斜率系数。系数b是偏移。系数R是指数。请参阅PMBus器件制造商的产品文档获取这些值。当PMBus器件的输出电压格式为Direct format或Auto discovery格式时，必须设置该参数。在PMBus器件的输出电压格式为Direct format时，必须指定一个非零地址。
Linear format N	PMBus Master模式时，指定线性格式N。有符号整数介于-16和15之间。这是`VOUT`格式设置为Linear format时，输出电压相关命令的尾数。请参阅PMBus器件制造商的产品文档获取这些值。必须为Linear format指定一个非零值。
Translated voltage value unit	指定PMBus Master模式时，Volts或Millivolts输出电压格式。
Enable PAGE command	FPGA PMBus主接口使用PAGE命令设置所有已寄存稳压器模块上的所有输出通道以响应`VOUT_COMMAND`。

表 25. Assembler安全性选项对于 Intel® Stratix® 10器件，可指定编程比特流验证，加密，加扰和其他启用eFuse安全选项的设置。通过点击Assignments > Device > Device and Pin Options > Security进行访问。禁用了不适用于当前器件或配置模式的选项。
选项	说明
Quartus Key File	指定您生成的第一级签字链文件（.qky）。该链包含的根密钥（.pem）和1个或多个设计签字密钥（.pem），是使用验证和加密时，对比特流进行签字和允许访问FPGA所需要的密钥。
Encryption key storage select	指定存储.qek密钥文件的位置。可选择使用Battery Backup RAM或eFuses存储。
Encryption update ratio	指定配置比特与比特流解密需要的密钥更新次数的比率。可选择31:1（该密钥每31位变更1次）或Disabled（无需更新）。最多支持20个中间密钥加密。
Enable scrambling	加扰配置比特流。
更多选项	打开More Security Options对话框指定其他物理安全选项。

表 26. 配置PIN对话框对于 Intel® Stratix® 10器件，允许使能或禁用特定的配置管脚。例如，可使能`CvP_CONFDONE`管脚，以指示Configuration via Protocol模式中的器件已完成内核编程。可通过点击Assignments > Device > Device and Pin Options > Configuration Pin Options进行访问。禁用了不适用于当前器件或配置模式的选项。
选项	值	说明
USE PWRMGT_SCL output	SDM_1O0\| SDM_IO14	当VID运行模式为PMBus Master或PMBus Slave模式时，这是电源管理所需要的PMBus接口。 Disable this pin for a non-SmartVID device. Intel® 建议此功能使用`SDM_IO14`管脚。
Use PWRMGT_SDA output	SDM_1O11\| SDM_1O12\|SDM_1O16	当VID运行模式为PMBus Master或PMBus Slave模式时，这是电源管理所要求的PMBus接口。 Disable this pin for a non-SmartVID device. Intel® 建议该功能使用`SDM_IO11`管脚。
Use PWRMGT_ALERT output	SDM_1O0\|SDM_1O12	电源管理所需的PMBus接口，仅用于PMBus Slave模式。对于非SmartVID器件，则请禁用此管脚。 Intel® 建议此功能使用`SDM_IO12`管脚。
USE CONF_DONE output	SDM_100, SDM_1010 - SDM_1016	使用适当的配置管脚资源实现 `CONF_DONE`。
USE INIT_DONE output	SDM_100, SDM_1010 - SDM_1016	使能`INIT_DONE`管脚，从而在完成初始化且器件处于用户模式时允许从外部进行监控。如果关闭该选项，则`INIT_DONE`管脚可用作用户I/O管脚，但器件运行于用户模式时为禁用。
USE CVPCONF_DONE output	SDM_100, SDM_1010 - SDM_1016	使能`CVP_CONFDONE`管脚，以显示Configuration via Protocol模式中器件已完成内核编程。如果关闭该选项，则`CVP_CONFDONE`管脚可用作用户I/O管脚，但器件运行于用户模式时为禁用。
USE SEU_ERROR output	SDM_100, SDM_1010 - SDM_1016	使能用于单事件翻转错误检测的`SEU_ERROR`管脚。
USE UIB CATTRIP output	SDM_100, SDM_1010 - SDM_1016	使能`UIB_CATTRIP`输出以显示因使用UIB 而导致的极端超高温情况。
USE HPS cold nreset	SDM_100, SDM_1010 - SDM_1016	可选的复位输入仅冷复位HPS，并被配置用于双向操作。
Direct to factory image	SDM_100, SDM_1010 - SDM_1016	如果该管脚置位，则器件在引导后会加载出厂映像作为首个映像，而不加载任何应用程序映像。
USE DATA LOCK output	SDM_100, SDM_1010 - SDM_1016	输出以显示同一封装中两个芯片上的DIB均已准备号进行数据传输。

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⁸ Intel® Agilex™ 器件尚无安全选项。