说明
由于 Quartus® II 软件存在问题，Synopsys Design Constraint （SDC） 命令 derive_pll_clocks 可能无法正确约束锁相环 （PLL） 输出。当您的设计在 28 纳米设备中使用 PLL 时钟切换时出现此问题，包括 Stratix® V、Arria® V 和 Cyclone® V 设备。由于此问题， derive_pll_clocks 命令不会相对于每个参考时钟输入，在 PLL 输出上自动创建生成的时钟。
解决方法
要解决此问题，使用 create_generated_clock SDC 命令手动约束 PLL 输出。更多详情请参阅 相关文章 部分。
此问题从英特尔® Quartus® Prime 专业版或标准版软件版本 11.0 开始修复。