文章 ID: 000078521 内容类型: 产品信息和文件 上次审核日期: 2021 年 08 月 28 日

在 28 纳米设备中使用时钟切换时，如何限制 PLL 时钟？

环境

  • 英特尔® Quartus® II 订阅版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 Quartus® II 软件版本 10.1 及更高版本出现问题，当 derive_pll_clocks 将 Altera_PLL 与 PLL 时钟切换使用时，命令不能正确约束所有时钟。此问题会影响针对 Stratix® V、Arria® V 或 Cyclone® V 设备的设计。时钟不是创建与每个输入参考时钟关联的时钟， derive_pll_clocks 而只创建第一个参考时钟的时钟。

    解决方法

    要正确约束每个参考时钟的 Altera_PLL 输出，请使用 create_generated_clock 以下文档中描述的命令。该文档包括有关如何创建这些命令的说明，以及基于下面示例设计的示例命令。

    此问题计划在 Quartus II 软件的未来版本中解决。

    相关文章

    相关产品

    本文适用于 15 产品

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    更多帮助？

    联系支持中心

    法律声明

    1

    在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。