英特尔® FPGA 1G/10Gb 以太网 PHY 功能 IP COre

图 1:面向 1G/10G 以太网 PHY 结构图的英特尔 FPGA IP

凭借适当的物理介质附件 (PMA),面向 1G/10G 以太网 PHY 的英特尔® FPGA 知识产权 (IP) 支持标准物理编码子层 (PCS) 和较高数据速率 10G PCS 的功能。标准 PCS 实现了 IEEE 802.3 2005 标准第 36 条定义的 1GbE 协议,并且还支持 IEEE 802.3 2005 标准第 37 条定义的自动协商。  10G PCS 实现了 IEEE 802.3 2005 标准中定义的 10G 以太网协议。

用户可以使用英特尔 FPGA 收发器重配置控制器 IP 核在 1G 和 10G PCS 之间动态切换,以重新编程内核。该 IP 核针对 1G/10GbE 应用,包括 1G/10GbE 双速 SFP+ 可插拔模块的网络接口、用于驱动 CAT 6/7 屏蔽双绞线电缆和芯片到芯片接口的 1G/10GbE 10GBASE-T 铜外部 PHY 设备。

  • 集成的 SGMII / 1000BASE-X / 10GBASE-R (10M-10Gb) 以太网 PCS 和 PMA
  • 采用英特尔® FPGA 1G/10GbE (10M-10GbE) MAC 的直接内部接口,可提供完整的单芯片解决方案
  • 用户可在运行期间选择 1G/10Gb 数据速率或在 1Gb 和 10Gb 之间进行自动速度检测(并行检测),并通过 PHY IP 进行重新配置,或借助以太网自动协商功能在 10/100/1000Mb 之间进行数据速率选择
  • 10Gb、1G/10GbE 和 10M-10GbE (SGMII/1G/10GbE) 选项
  • IEEE 1588 v2 选项
  • 同步以太网 (Sync-E) 选项
    • 串行收发器时钟和数据恢复 (CDR) 恢复了暴露在 FPGA 结构下的时钟输出信号,以便路由到 Sync-E 抖动清除器锁相环 (PLL)
    • 独立的发送器 (TX) 和接收器 (RX) 串行收发器 PLL 参考时钟输入,允许可选的外部 Sync-E 抖动清除器 PLL 将清洁时钟馈送到 TX PLL 参考时钟输入
  • 接收器链路故障状态检测
  • 在串行收发器执行从发送器到接收器的本地串行环回,以执行自测试
  • 高性能内部系统接口
    • 1G/10GbE (10M-10GbE) MAC 的 GMII 和单数据速率 (SDR) XGMII 接口、8 位/125 MHz 和 72 位/156.25 MHz 分别用于数据传输
    • 英特尔 FPGA Avalon® 内存映射 (Avalon-MM) 32 位接口,用于从属管理

基本信息

首次发布 IP 的年份

2012

支持最新版本的英特尔® Quartus® Prime 软件

18.1

状态

生产

可交付物

客户可交付物包括:

  • 设计文件(加密源代码或后期合成网表)
  • 用于 ModelSim*-英特尔 FPGA 版本的模拟模型
  • 时间和/或布局限制
  • 带修订控制的文档
  • 自述文件

IP 随附的任何额外客户可交付物

 

允许最终用户配置 IP 的参数化 GUI

启用了 IP 内核,可支持英特尔 FPGA IP 评估模式

源语言

Verilog

Testbench 语言

 

提供软件驱动程序

驱动程序操作系统支持

 

实施

用户界面

GMII (1G) 数据路径和 XGMII (10G) 单数据速率

IP-XACT 元数据

验证

支持的模拟器

Mentor Graphics*, Synopsys*, and Cadence*

经验证的硬件

Y, Arria® 10 FPGA Development Kit (latest)

执行了行业标准合规性测试


如果是,哪个测试?

 

如果是,使用哪款英特尔 FPGA 设备?

 

如果是,执行的日期

 

如果否,是否计划?

互操作性

IP 经过互操作性测试

如果是,使用哪款英特尔 FPGA 设备

 

可提供互操作性报告

如欲获取关于这一 IP 核的技术支持,请访问英特尔优先支持在线问题跟踪系统。您还可以在知识中心中搜索有关此功能的相关主题。有关这个和其他英特尔 FPGA IP 核的 IP 发行说明,请参阅英特尔 FPGA IP 库发行说明