用于以太网英特尔® FPGA IP 核的英特尔® Stratix® 10 FPGA H-Tile 硬 IP

英特尔® Stratix® 10 FPGA 面向以太网的 H-Tile 硬 IP 英特尔® FPGA 知识产权 (IP) 核可以 100 Gbps 的以太网数据传输速率访问此硬 IP。该 IP 核包含在英特尔® FPGA IP 库中，可从英特尔® Quartus® Prime Pro Edition 软件 IP 目录中查找。IP 核通过 100GBASE-R4 以太网通道提供。对于以太网数据速率，您可以选择媒体访问控制 (MAC) + 物理编码子层 (PCS) 变体或仅 PCS 的变体。

100GBASE-R4 以太网通道映射到四个 25.78125 Gbps 链路。FPGA 串行收发器符合 IEEE 802.3-2015 高速以太网标准 CAUI-4 规格。IP 核配置收发器，对 IP 核变体采用相关规格。可以直接将收发器接口连接到外部物理介质相关 (PMD) 光学模块或另一个设备。

特性

该 IP 核专门按照 IEEE 网站 (www.ieee.org) 上提供的 IEEE 802.3-2015 高速以太网标准设计。MAC 提供直通帧处理来优化延迟，并支持 64 字节帧长的全线速以和不丢包的连续或混合长度通信。面向以太网 IP 核变体的所有英特尔® Stratix® 10 FPGA H-Tile 硬 IP 均为全双工模式。这些 IP 核变体提供以下功能：

PHY：

• 硬 IP 逻辑，无缝连接到英特尔® Stratix® 10 FPGA 25.78125 Gbps 串行收发器
• LAUI 或 CAUI-4 外部接口，由两个或四个以 25.78125 Gbps 速度运行的 FPGA 硬核串行收发器通道组成。
• 支持基于 64B/66B 编码的 LAUI 或 CAUI-4 链路，带数据条带和对齐标记，用于校准来自多个通道的数据。
• 支持 IEEE 标准 802.3-2915 第 73 条中定义的自动协商 (AN)。
• 支持 IEEE 标准 802.3-2915 第 92 和 93 条中定义的链路训练 (LT)
• 接收器 (RX) 偏差变化容差超出 IEEE 802.3-2015 高速以太网标准条款 80.5 的要求。

帧结构控制：

• 支持巨型数据包。
• RX 循环冗余校验 (CRC) 直通控制。
• 100G 链路的 1,000 位 RX PCS 通道偏差容差超过 IEEE 802.3-2015 高速以太网标准条款 82.2.12 的要求。
• 可选每包收发器 (TX) CRC 生成和插入。
• RX 和 TX 前导码直通选项，用于需要专属用户管理信息传输的应用。
• 可选 TX MAC 源地址插入。
• TX 自动帧填充，以满足以太网链路上的 64 字节最小以太网帧长度。此功能的按数据包禁用是可选的。
• TX 错误插入功能支持客户端使 TX 客户端接口的进行中输入失效。
• 可选欠缺空闲计数器 (DIC) 选项保持精细控制的 8 字节、10 字节或 12 字节数据包收发间隔 (IPG) 最小平均值，或允许用户从客户端接口驱动 IPG。

帧监测与统计：

• RX CRC 校验和报错。
  
• 可选择基于 IEEE 规范进行 RX 严格起始帧分界符 (SFD) 校验。
• 可选基于 IEEE 规范进行 RX 严格前导码校验。
• 基于 IEEE 规范的 RX 畸形数据包校验。
• 接收控制帧类型指示。
• 统计计数器。
• 用于精确定时采集统计计数器值的快照功能。
• 可选故障信号处理：检测和报告本地故障并生成远程故障，支持 IEEE802.3-2015 高速以太网标准条款 66 中定义的单向链路故障。

Flex E：

• 可选采用 TX 和 RX PCS66 扰频器/解扰器的 100GE 恒定比特率 (CBR)。

流量控制：

• 可选 IEEE802.3-2015 以太网标准第 31 条使用暂停寄存器或暂停接口的以太网流量控制操作。
  
• 可选择按照《IEEE 标准 802.1Q-201 - 修订版 17：基于优先级的流量控制》进行基于优先级的流量控制。
• 暂停帧过滤控制。
• 软件可以动态切换本地 TX MAC 数据流，支持选择性输入流切断。

光传送网：

• 可选 25/50GE 恒定比特率 (CBR)，TX 和 RX PCS 66 位编码和置乱被禁用。
  
• 可选 25/50GbE CBR，带完整 MAC 和 PCS 66 位功能。

用户系统接口：

• 通过 Avalon® 内存映射 (Avalon-MM) 管理接口访问 IP 核控制和状态寄存器。
  
• Avalon-ST 数据路径接口将 MAC 与客户端逻辑连接起来，并使用 MAC 中带 PCS 实例的最高有效字节 (MSB) 作为帧的开始。100GBASE-R4 变体的接口具有 512 位，在此 RX 客户端接口使用 SOP 校准以及 RX 和 TX 前导码直通选项的情况下仍然能确保数据速率。
• MII 数据路径接口将 PCS 连接到仅 PCS 实例中的客户端逻辑。100GBASE- R4 变体的接口具有 256 位。
• 硬件和软件复位控制。
• 通过向设备结构提供时钟数据恢复 (CDR) 输出信号，支持同步以太网 (Sync-E)。通过向设备结构提供时钟数据恢复 (CDR) 输出信号，支持同步以太网 (Sync-E)。

调试和可测试性：

• 可选串行收发器中的串行 PMA 环回（TX 到 RX），用于自我诊断测试。
  
• 可选 MAC 或 PCS 中可选的并行环回（TX 到 RX），用于自我诊断测试。
• 位交织奇偶校验错误计数器，用于按 PCS 通道监视位错误。
• RX PCS 错误块计数器，用于监视帧期间和帧之间的错误。
• 错误和丢弃的数据包计数器。
• 高误码率 (BER) 检测，可监测所有 PCS 通道上的链路误码率。
• 可选的加扰空闲测试模式生成和校验。
• 用于精确定时采集统计计数器值的快照功能。
• TX 错误插入功能支持测试和调试。
• 可选英特尔® FPGA 调试主端点 (ADME) 访问权限，用于调试或监测 PHY 信号完整性。