eCPRI Intel® FPGA IP 用户指南

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ID 683685
日期 12/14/2021
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文档目录 x
1. 引言 2. 入门 3. IP参数 4. 功能描述 5. 接口概述 6. 寄存器 7. eCPRI Intel FPGA IP用户指南存档 8. eCPRI Intel® FPGA IP用户指南的文档修订历史
1. 引言 x
1.1. 支持的特性 1.2. 器件系列支持 1.3. eCPRI Intel® FPGA IP器件速度等级支持 1.4. 资源使用情况 1.5. Intel® FPGA IP Core验证 1.6. 发布信息
2. 入门 x
2.1. 安装和许可 2.2. 指定IP Core参数和选项 2.3. 生成的文件结构 2.4. 仿真IP Core 2.5. 编译完整设计和编程FPGA
2.2. 指定IP Core参数和选项 x
2.2.1. 用于IP设计的参考和系统PLL时钟
4. 功能描述 x
4.1. 接口 4.2. 高级数据路径流程 4.3. eCPRI IP模块的操作
4.2. 高级数据路径流程 x
4.2.1. 发送TX路径(Transmit TX Path) 4.2.2. 接收RX路径 4.2.3. 受支持的Ethernet 类型
4.3. eCPRI IP模块的操作 x
4.3.1. 数据包分类器(Packet Classifier) 4.3.2. Ethernet标头插入/删除 4.3.3. 级联/去级联(Concatenation/De-concatenation) 4.3.4. Header Mapper/De-Mapper 4.3.5. eCPRI IWF Type 0 4.3.6. eCPRI消息5数据包解析器 4.3.7. 数据包队列(Packet Queue) 4.3.8. eCPRI消息类型 4.3.9. 错误处理 4.3.10. RX节流(RX Throttling)
4.3.8. eCPRI消息类型 x
4.3.8.1. eCPRI消息类型0- IQ数据传输 4.3.8.2. eCPRI消息类型1- 比特序列传输 4.3.8.3. eCPRI消息类型2- 实时控制数据 4.3.8.4. eCPRI消息类型3- 通用数据传输 4.3.8.5. eCPRI消息类型4- 远程存储器访问 4.3.8.6. eCPRI Message Type 5- 单向延迟测量 4.3.8.7. eCPRI消息类型6- 远程复位 4.3.8.8. eCPRI消息类型7- 事件指示 4.3.8.9. eCPRI消息类型64- 255供应商特定
5. 接口概述 x
5.1. 时钟信号 5.2. 电源，复位和防火墙信号 5.3. TX Time of Day接口 5.4. RX Time of Day接口 5.5. 中断 5.6. 配置 Avalon® Memory-Mapped Interface 5.7. Ethernet MAC源接口 5.8. Ethernet MAC Sink接口 5.9. 外部ST Source接口 5.10. 外部ST Sink接口 5.11. eCPRI IP Source接口 5.12. eCPRI IP Sink接口 5.13. 各种接口信号 5.14. IWF Type 0 eCPRI接口 5.15. IWF Type 0 CPRI MAC接口
5.2. 电源，复位和防火墙信号 x
5.2.1. 复位控制和初始化流程
5.7. Ethernet MAC源接口 x
5.7.1. E-tile Hard IP for Ethernet 1588 PTP信号 5.7.2. 25G Ethernet MAC 1588 PTP信号 5.7.3. 10G Ethernet MAC 1588 PTP信号
5.14. IWF Type 0 eCPRI接口 x
5.14.1. IWF Source接口 5.14.2. IWF Sink接口
5.15. IWF Type 0 CPRI MAC接口 x
5.15.1. CPRI 32-bit IQ数据TX接口 5.15.2. CPRI 64-bit IQ数据TX接口 5.15.3. CPRI 32-bit Ctrl_AxC TX接口 5.15.4. CPRI 64-bit Ctrl_AxC TX接口 5.15.5. CPRI 32-bit供应商特定的TX接口 5.15.6. CPRI 64-bit供应商特定TX接口 5.15.7. CPRI 32-bit实时供应商特定TX接口 5.15.8. CPRI 64-bit实时供应商特定TX接口 5.15.9. CPRI千兆介质独立接口(GMII) 5.15.10. CPRI IP L1控制和状态接口
6. 寄存器 x
6.1. eCPRI版本寄存器 6.2. eCPRI擦除寄存器(Scratch Register) 6.3. eCPRI通用控制寄存器 6.4. eCPRI消息5控制寄存器 6.5. eCPRI TX错误消息寄存器 6.6. eCPRI RX错误消息寄存器 6.7. eCPRI错误掩码消息寄存器 6.8. eCPRI错误日志消息寄存器 6.9. eCPRI错误消息5补偿值0寄存器 6.10. eCPRI Error Message 5 Compensation Value 1寄存器 6.11. eCPRI传输延迟0寄存器 6.12. eCPRI传输延迟1寄存器 6.13. eCPRI传输延迟2寄存器 6.14. Ethernet Frame Scratch寄存器 6.15. 源MAC地址<i>寄存器，其中i= 0, 1 6.16. 目的MAC n地址<i>寄存器，其中n= 0, 1, 2, 3, 4, 5, 6, 7 and i= 0, 1 6.17. VLAN Tag Register <i>，其中i= 0, 1, 2, 3, 4, 5, 6, 7 6.18. Ethertype寄存器 6.19. IPv4 Dw0寄存器 6.20. IPv4 Dw1寄存器 6.21. IPv4 Dw2寄存器 6.22. IPv4源地址寄存器 6.23. IPv4目的地址寄存器 6.24. UDP Dw0寄存器 6.25. UDP端口寄存器 6.26. MAC数据包类型使能寄存器 6.27. RX Error寄存器
1. 引言
2. 入门
3. IP参数
4. 功能描述
5. 接口概述
6. 寄存器
7. eCPRI Intel FPGA IP用户指南存档
8. eCPRI Intel® FPGA IP用户指南的文档修订历史

5.7.3. 10G Ethernet MAC 1588 PTP信号

表 33.  10G Ethernet MAC 1588 PTP的信号 所有信号都与clk_tx同步。
信号名称 宽度 方向 说明
ptp_timestamp_insert 1 Output

表明TX客户接口上的当前数据包是1588 PTP数据包，并指示IP core在one-step processing insertion模式下处理数据包。在此模式下，IP core用数据包出现在TX Ethernet链路上时的时间戳覆盖数据包的时间戳。

TX客户必须与1588 PTP数据包的TX SOP信号同步地置位和置低此信号。
ptp_tx_etstamp_ins_ctrl_residence_time_update 1 Output

表明TX客户接口上的当前数据包是1588 PTP数据包，并指示IP core在one-step processing correction模式下处理数据包。在此模式下，IP core将通过IP core的延迟(停留时间)添加到时间戳域的当前内容中。

TX客户必须与1588 PTP数据包的TX SOP信号同步地置位和置低此信号。
tx_etstamp_ins_ctrl_times tamp_format 1 Output

如果TX客户端同时置位tx_etstamp_ins_ctrl_timestamp_insert，那么对当前数据包指定时间戳格式(V1或V2)。

有效值：
  • 连接到0表示96-bit时间戳格式(V2)。

TX SOP信号置位时，TX客户端必须保持此信号的所需值。
tx_etstamp_ins_ctrl_residence_time_calc_format 1 Output

如果TX客户端同时置位 tx_etstamp_ins_ctrl_residence_time_update，那么对当前数据包指定TOD格式(Intel 64-bit TOD格式或者V2 96-bit格式)。

值为：
  • 连接到0表示96-bit TOD格式(V2)

TX SOP信号置位时，TX客户端必须保持此信号的所需值。
ptp_offset_timestamp 16 Output

如果TX客户端同时置位tx_etstamp_ins_ctrl_timestamp_insert，那么指定当前数据包中的时间戳信息的字节偏移。

IP core覆盖此偏移上的值。

TX SOP信号置位时，TX客户端必须保持此信号的所需值。

时间戳有96个比特。这种情况下，IP core在此偏移上插入时间戳的10个字节(bits [95:16])，并在tx_etstamp_ins_ctrl_offset_correction_field所指定的偏移保留此时间戳的2个字节(bits [15:0])。

ptp_offset_correction_field 16 Output

如果TX客户端同时置位tx_etstamp_ins_ctrl_residence_time_update，那么此信号指定当前数据包中的校正域的字节偏移。

如果TX客户端同时置位tx_etstamp_ins_ctrl_timestamp_insert和置低(设置为0值)tx_etstamp_ins_ctrl_timestamp_format信号，那么此信号指定时间戳的bits [15:0]]的字节偏移。

TX SOP信号置位时，TX客户端必须保持此信号的所需值。
tx_etstamp_ins_ctrl_checksum_zero 1 Output

TX客户端在TX SOP周期内置位此信号，以告知IP core将当前数据包中的UDP校验和归零。

归零的UDP校验和表示校验和值不一定正确。此信息有助于告知应用程序跳过对UDP IPv4数据包的校验和检查。此功能对于UDP IPv6数据包是非法的。
tx_etstamp_ins_ctrl_offset_checksum_field 16 Output

表示当前数据包中UDP校验和的字节偏移量。

当TX客户端也置位tx_etstamp_ins_ctrl_checksum_zero信号时，它必须确保此信号在每个TX SOP周期内都有一个有效值。

保持IP core应该复位的数据包中两个字节的字节偏移。
tx_etstamp_ins_ctrl_checksum_correct 1 Output

TX客户端在TX SOP周期内置位此信号，以告知IP core更新(校正)当前数据包中的UDP校验和。

此信号被置位来用于正确处理UDP IPv6数据包。
tx_etstamp_ins_ctrl_offset_checksum_correction 16 Output

表示当前数据包中UDP校验和的字节偏移量。

当TX客户端也置位tx_etstamp_ins_ctrl_checksum_correct信号时，它必须确保此信号在每个TX SOP周期内都有一个有效值。

保持IP core应该校正的数据包中两个字节的字节偏移。此信号仅在one-step clock模式下有意义。
tx_path_delay_10g_data Output 16或24 将此总线连接到FPGA PHY IP。此总线载有从物理网络和MAC IP Core (XGMII)的PHY侧之间所测得的路径延迟。当生成出口时间戳时，MAC IP core使用该值计算延迟。路径延迟的格式如下：
  • Bit [9:0]: 时钟周期的小数
  • Bits [23/15:10]: 时钟周期的数量
tx_egress_p2p_update Output 1

当通过tx_egress_p2p_val提供的<meanPathDelay>添加校正因子时(作为点对点机制的一部分)，置位此信号。

在与数据包的起始(avalon_st_tx_startofpacket)相同的时钟周期内对此信号进行置位。

tx_egress_p2p_val Output 46 这代表点对点操作的<meanPathDelay>。
  • Bits [45:16]: 纳秒域的链路延迟
  • Bits [15:0]: 小数纳秒域的链路延迟
ptp_timestamp_request_valid 1 Output

指示TX客户端接口上的当前数据包是1588 PTP数据包，并指示IP core在two-step processing模式下处理数据包。

在此模式下，当数据包的时间戳退出IP core时，IP core会将其输出，不会修改数据包时间戳信息。

TX客户必须与1588 PTP数据包的TX SOP信号同步地置位和置低此信号。
ptp_timestamp_request_fingerprint 8 Output

当前数据包的指纹(fingerprint)。

TX客户必须与1588 PTP数据包和eCPRI单向延迟测量数据包的TX SOP信号同步地置位和置低此信号。
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