仅对英特尔可见 — GUID: vvy1481304452917
Ixiasoft
4.5.1.3.1. 信号完整性
指南:在PHY输出上使用正确板级终端。
很少有PHY为其到 Cyclone® V/ Arria® V SoC的输出提供I/O 调整,因此明智的做法是使用模拟器再次仔细检查该信号通路。如有必要,在靠近PHY输出管脚的每个信号上放置一个串行电阻器以减少反射。
指南:尽量减少PHY TX_CLK和EMAC RX_CLK输入上的反射,以防止双倍时钟计时。
由于必须保持信号完整性,所以请注意将该连接布线为“T”字形,以便REF_CLK加载时不会看到双沿。请确保将REF_CLK加载时的反射减少到最小,以防止双倍时钟计时。
指南:使用Signal Integrity (SI)仿真工具。
在单向信号上运行SI仿真相当直观。因为这些信号大多数始终是point-to-point信号,所以只需要确定一个正确的串行电阻器放置到每个信号上就足够了。多数时候,并不需要这个电阻器,但是在确定电阻器时,应先了解器件驱动强度,走线长度和拓扑结构。