MAX 10 FPGA器件体系结构

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ID 683105
日期 2/21/2017
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1. MAX® 10 FPGA器件体系结构
1. MAX® 10 FPGA器件体系结构 x
1.1. 逻辑阵列模块 1.2. 嵌入式存储器 1.3. 嵌入式乘法器 1.4. 时钟和PLL 1.5. 通用I/O 1.6. 高速 LVDS I/O 1.7. 外部存储器接口 1.8. 模数转换器 1.9. 配置方案 1.10. 用户闪存 1.11. 电源管理 1.12. MAX 10 FPGA器件体系结构的文档修订历史
1.1. 逻辑阵列模块 x
1.1.1. LAB互联 1.1.2. LAB控制信号 1.1.3. 逻辑单元
1.1.3. 逻辑单元 x
1.1.3.1. LE特性 1.1.3.2. LE操作模式
1.1.3.2. LE操作模式 x
1.1.3.2.1. 普通模式 1.1.3.2.2. 算术模式
1.3. 嵌入式乘法器 x
1.3.1. 18-Bit乘法器 1.3.2. 9-Bit乘法器
1.4. 时钟和PLL x
1.4.1. 全局时钟网络 1.4.2. 内部振荡器 1.4.3. PLL模块和位置
1.5. 通用I/O x
1.5.1. MAX® 10 I/O Bank体系结构 1.5.2. MAX® 10 I/O Bank位置
1.6. 高速 LVDS I/O x
1.6.1. MAX® 10高速LVDS电路 1.6.2. MAX® 10高速LVDS I/O位置
1.7. 外部存储器接口 x
1.7.1. 外部存储器接口的 MAX® 10 I/O Bank
1.8. 模数转换器 x
1.8.1. ADC模块位置
1.9. 配置方案 x
1.9.1. JTAG配置 1.9.2. 内部配置
1.11. 电源管理 x
1.11.1. 单电源器件 1.11.2. 双电源器件 1.11.3. 电源管理控制器方案 1.11.4. 热插拔
1. MAX® 10 FPGA器件体系结构

1.4. 时钟和PLL

MAX® 10器件支持全局时钟网络(GCLK)和锁相环(PLL)。

时钟网络对内核提供时钟源。您可以在高扇出全局信号网络中使用时钟网络，如复位和清除。

PLL对器件时钟管理、外部系统时钟管理以及I/O接口时钟提供了可靠的时钟管理与综合。

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