这些示例展示了在 Timing Analyzer 中约束电路和报告时序分析结果的各种技术。
约束
这些设计示例展示了如何在 Timing Analyzer 中约束不同类型的电路。
此示例展示了可用于约束设计中所有时钟、输入路径和输出路径的最简单的 SDC 文件。
此示例展示了如何使用 SDC 命令实施多周期异常。此示例包含一个多周期异常为 2 的简单电路。
您必须约束设计中的生成时钟。此示例展示了如何约束二分频时钟以及锁相环 (PLL) 生成时钟。
此示例展示了如何约束设计中的多路复用时钟。
此示例展示了如何约束中心对齐源同步输出总线。
此示例展示了如何约束边缘对齐源同步输出总线。
此示例展示了如何约束中心对齐源同步输入总线。
此示例展示了如何约束边缘对齐源同步输入总线。
此示例展示了如何应用馈入寄存器时钟使能引脚的寄存器多周期异常。
此自定义程序获取时序网表中驱动引脚的所有时钟的列表。当设计中的其它时钟未知时，可使用此程序以动态方式创建时钟。
当设计者不知道可重用 HDL 区块的实例化和使用情况时为其创建时序约束的技术。
报告
这些示例展示了如何生成不同类型的自定义报告。
此示例展示了如何在编译期间使用用于生成自定义报告的 Tcl 脚本文件在 Quartus® II 软件编译报告中生成自定义报告。
此示例展示了如何使用 Tcl 脚本对设计进行多角分析。
此示例展示了如何生成寄存器到寄存器路径报告。
此示例展示了如何报告任何点对点路径的延时。
此示例展示了如何生成未约束路径报告。
此示例展示了如何生成网络时序延迟报告。
此示例展示了如何仅报告所有运行条件的失败时钟分析。
此示例展示了如何在使用 get_registers、get_pins 和 get_cells 的自定义脚本中处理实体名称。
此示例展示了如何创建显示一组路径的逻辑级数的自定义报告。