使用 Synopsys® Design Constraints (SDC) 格式，可简单轻松地约束最简单到最复杂的设计。以下示例提供了最简单的 SDC 文件内容，可约束设计中的所有时钟（端口和引脚）、输入 I/O 路径和输出 I/O 路径。可以将下面的 SDC 文件用作任何设计的模板。但是，每个设计都应包含对所有时钟、输入端口和输出端口进行单独约束的自定义 SDC 文件。
# 按照 10 ns 的要求约束时钟端口 clk create_clock -period 10 [get_ports clk] # 在锁相环 (PLL) 的输出上自动应用生成时钟 # 即使设计中没有 PLL，也可将此命令安全地保留在 SDC 中 derive_pll_clocks # 约束输入 I/O 路径 set_input_delay -clock clk -max 3 [all_inputs] set_input_delay -clock clk -min 2 [all_inputs] # 约束输出 I/O 路径 set_output_delay -clock clk -max 3 [all_inputs]