概述
单端口三速以太网板上内置 PHY 芯片数据路径参考设计为您在英特尔® FPGA 中执行基于以太网的设计提供了一种便捷方法。该参考设计还通过回环以太网电缆或 Gbps 以太网交换机来观察实时网络流量。该设计还利用经过英特尔新罕布什尔大学（UNH）确认的三倍速以太网功能和标准的常备以太网 PHY 设备来帮助您确认基于以太网的系统运行。凭借该设计，您可以通过最小的工作量来构建您自己的以太网系统而不必承担多少风险。
采用英特尔® Qsys，并利用带板载 Marvell 88E1111 PHY 芯片的 Stratix® IV GX 或 Arria® II GX FPGA 中三倍速以太网 MegaCore® 功能的一个实例来构建参考设计。该参考设计演示了三倍速以太网 MegaCore® 功能在回环硬件配置中的最高网速性能。
特性
- 完整测试需要的最少硬件。
- 实现一个三速以太网知识产权（IP）内核实例并在下述模式下支持 10/100/1000 兆位/秒（Mbps）以太网操作：
- Arria® II GX 设计中的 RGMII 模式
- Stratix® IV GX 设计中的 SGMII 模式及自协商
- 支持数据包数量、包长度、目标和目标媒体访问控制（MAC）地址等可编程测试参数以及载荷数据类型。
- 支持顺序随机突发测试，能够配置数据包数量、载荷数据和有效载荷大小的每次突发。伪随机二进制序列（PRBS）生成器利用固定增量值或随机序列生成载荷数据类型。
- 通过内部环回路径，以最大理论数据速率演示以太网数据包的传输和接收，未出现错误。
- 包括支持收集通量统计信息。
- 支持系统控制台用户界面。这种基于 Tcl 的用户界面允许您动态配置、调试和测试参考设计。
演示的英特尔® 技术
- Stratix® IV GX FPGA
- Arria II® GX FPGAs
- 三倍速以太网 MegaCore® 功能
- Platform Designer
- Avalon® 系统互连结构