PCIE 和英特尔® 技术
PCI Express* (PCIe*) 协议是一种高性能、可扩展且功能丰富的串行协议，数据传输速率从 2.5 GT/s 到 16.0 GT/s 甚至更高。英特尔提供强化 IP 和软 IP 的独特组合，以提供出色的性能和灵活性，实现集成优化。
- PCI Express 强化协议栈（事务和数据链路层）
- 强化的物理层（物理介质附件和物理编码子层）
- 可选的软/硬逻辑模块（DMA 引擎和单根 I/O 虚拟化）
- 面向 VirtIO、ScalableIO 和共享虚拟内存的功能支持
- PCIe Express 多通道 DMA IP 可用于补充 P-tile/H-title PCI Express 硬 IP
- PCIe Express 可扩展交换机 IP 可供用于补充 P-tile PCIe Express 硬核 IP
特性
随着 PCI-SIG 组织提供了下一代规范，面向 PCI Express 的英特尔® FPGA 知识产权 (IP) 将继续扩展。自 1992 年以来，英特尔一直是 PCI-SIG 的成员。随着新一代芯片的推出，英特尔将继续参与 PCI-SIG 合规性研讨会，以确保互操作性并符合当前的行业标准。
英特尔提供基于 FPGA IP 功能的 PCI Express IP 解决方案，该解决方案与 Platform Designer 兼容。
P-Tile PCIe 硬核 IP 成功通过了 2019 年 8 月的 PCI-SIG 合规性测试活动。测试结果在 PCI-SIG 集成商网页上进行了公布。
面向 P-Tile 硬 IP 的 PCIe* 功能：
- 完整的协议堆栈，包括事务处理、数据链以及作为硬 IP 实施的物理层
- 针对端点和根端口模式，本地至高可支持 Gen4x16
- 端口分岔功能：四个 x4 根端口，两个 x8 端点
- 在上游和下游模式下均支持 TLP 旁路模式
- 支持 512B 最大负载
- 仅针对 x16 控制器的 10 位标签支持，最多 512 个未处理 NPR
- 具有独立扩频时钟 (SRIS) 的独立 Refclk
- 无扩频时钟 (SRNS) 的独立 Refclk
- 通用 Refclk 架构
- PCI Express 高级错误报告（仅 PF）
- 仅支持 D0 和 D3 PCIe 电源状态
- 接收器通道余量
- 重定时器存在检测
多功能和虚拟化功能：
- SR-IOV 支持（每个端点 8 个 PF，2K VF）
- 通过配置拦截接口支持 VirtIO
- 可扩展 IO 和共享虚拟内存 (SVM) 支持（未来）
- 访问控制服务 (ACS)
- 备用路由 ID 解释 (ARI)
- 功能级重置 (FLR)
- TLP 处理提示 (TPH)
- 地址转换服务 (ATS)
- 进程地址空间 ID (PasID)
用户界面功能：
- Avalon® Streaming (Avalon-ST)/Avalon 内存映射 (Avalon-MM) 用户端接口
- 用户数据包接口，具有单独的标头、数据和前缀
- 用户数据包接口在任何特定周期内最多可处理 2 个 TLP（仅 x16 模式）
- 最多 512 个未处理、未发布请求（仅 x16 内核）
- 最多 256 个未处理、未发布请求（x8 和 x4 内核）
- 支持自主硬 IP 模式
- 此模式允许 PCIe 硬 IP 在完成 FPGA 配置和进入用户模式之前与主机进行通信。
- 通过 PCIe 链路进行 FPGA 内核配置（CVP 初始化和 CVP 更新）
IP 调试功能：
- 调试工具包，包括以下功能：
- 协议和链路状态信息
- 基本和高级调试功能，包括 PMA 寄存器访问和眼睛查看功能。
驱动程序支持：
- Linux*/Windows* 设备驱动程序
表 1.设备支持和加强型 PCI Express IP 模块的数量
| 设备产品家族 | 加强型 PCI Express* IP 模块数量 | PCI Express 链路速度 Gen1 (2.5 GT/s) |
PCI Express 链路速度 Gen2 (5.0 GT/s) |
PCI Express 链路 速度 Gen3 (5.0 GT/s) |
PCI Express 链路 速度 Gen4 (5.0 GT/s) |
PCI Express 链路速度 Gen5 (5.0 GT/s) |
|---|---|---|---|---|---|---|
| 英特尔 Agilex® 7 | 每个设备 1 到 3 个 | ✓ | ✓ | ✓ | ✓ | ✓ |
| 英特尔® Stratix® 10 | 每个设备 1 到 4 个 | ✓ | ✓ | ✓ | ✓ | |
| 英特尔® Arria® 10 | 每个设备 1 到 4 个 | ✓ | ✓ | ✓ | ||
| 英特尔® Cyclone® 10 | 每个设备 1 个 | ✓ | ✓ | |||
| Stratix® V | 每个设备 1 到 4 个 | ✓ | ✓ | ✓ | ||
| Arria® V | 每个设备 1 到 2 个 | ✓ | ✓ | |||
| 英特尔® Cyclone® 10 GX | 每个设备 1 个 | ✓ | ✓ | |||
| Cyclone® V GT | 每个设备 2 个 | ✓ | ✓ | |||
| Cyclone® V GX | 每个设备 1 到 2 个 | ✓ | ||||
| Stratix® IV | 每个设备 2 到 4 个 | ✓ | ✓ | |||
| Cyclone® IV GX | 每个设备 1 个 | ✓ | ||||
| Arria® II GZ | 每个设备 1 个 | ✓ | ✓ | |||
| Arria® II GX | 每个设备 1 个 | ✓ |
表 2.设备配置和特性支持
接口类型 |
Avalon®-ST |
Avalon-MM |
支持 DMA 的 Avalon‑MM |
SR-IOV |
CvP / PRoP |
|
|---|---|---|---|---|---|---|
设备/配置 |
|
|||||
英特尔 Agilex® 7 |
端点 根端口 |
最高 Gen4 x16 最高 Gen4 x16 |
最高 Gen4 x16 最高 Gen4 x16 |
最高 Gen4 x16 - |
面市 - |
最高 Gen4 x16：CvP 初始化 - |
英特尔® Stratix® 10 |
端点 根端口 |
最高 Gen4 x16 最高 Gen4 x16 |
最高 Gen4 x16 最高 Gen4 x16 |
最高 Gen4 x16 - |
面市 - |
最高 Gen4 x16：CvP 初始化 - |
英特尔® Arria® 10 |
端点 根端口 |
最高 Gen3 x8 最高 Gen3 x8 |
最高 Gen3 x4 最高 Gen3 x4 |
Gen1 x8、Gen2 x4、Gen2 x8、Gen3 x2、Gen3 x4、Gen3 x8 - |
面市 - |
最高 Gen3 x8：CvP 和 PRoP - |
英特尔® Cyclone® 10 GX |
端点 根端口 |
最高 Gen2 x4 最高 Gen2 x4 |
最高 Gen2 x4 最高 Gen2 x4 |
Gen2 x4 - |
- - |
最高 Gen2 x4：CvP 和 PRoP - |
Stratix® V |
端点 根端口 |
最高 Gen3 x8 最高 Gen3 x8 |
最高 Gen3 x4 最高 Gen3 x4 |
Gen1 x8、Gen2 x4、Gen2 x8 Gen3 x2、Gen3 x4、Gen3 x8 - |
面市 - |
Gen1：CvP 初始化和 CvP 更新 Gen2：CvP 初始化和 CvP 更新 - |
Arria® V GZ |
端点 根端口 |
最高 Gen3 x8 最高 Gen3 x8 |
最高 Gen3 x4 最高 Gen3 x4 |
Gen1 x8、Gen2 x4、Gen2 x8 Gen3 x2、Gen3 x4、Gen3 x8 - |
- - |
Gen1：CvP 初始化和 CvP 更新 Gen2：CvP 初始化和 CvP 更新 - |
Arria® V |
端点 根端口 |
最高 Gen1 x8 和 Gen2 x4 最高 Gen1 x8 和 Gen2 x4 |
最高 Gen1 x8 和 Gen1：CvP 初始化和 CvP 更新 最高 Gen1 x8 和 Gen2 x4 (no x2) |
Gen1 x8、Gen2 x4 - |
- - |
最高 Gen1 x8 和 Gen2 x4 Gen2: CvP Init - |
Cyclone® V |
端点 根端口 |
最高 Gen2 x4 最高 Gen2 x4 |
高达 Gen2 x4（无 x2） 高达 Gen2 x4（无 x2） |
Gen2 x4 - |
- - |
最高 Gen2 x4 Gen1：CvP 初始化和 CvP 更新 Gen2: CvP Init - |
- CvP – 通过协议配置
- PRoP – 通过 PCI Express 部分重配置
- SR-IOV – 单根 I/O 虚拟化
- DMA – 直接内存访问
IP 质量指标
| 基础信息 | |
|---|---|
| IP 首次发布年份 | 2005 |
| 支持的最新英特尔® Quartus® Prime 软件版本 | 20.2 |
| 状态 | 制作 |
| 可交付物 | |
客户可交付物包括： 设计文件（加密源代码或后期合成网表） 时间和/或布局限制 文档（带修订控制） |
所有都是，提供自述文件除外 |
| IP 随附的任何额外客户可交付物 | Testbench 和设计示例 |
| 允许最终用户配置 IP 的参数化 GUI | 是 |
| 启用 IP 核，可支持英特尔® FPGA IP 评估模式 | 是 |
| 源语言 | Verilog |
| Testbench 语言 | Verilog |
| 提供软件驱动程序 | 是 |
| 驱动程序操作系统支持 | Linux/Windows |
| 实现 | |
| 用户界面 | Avalon® 流，Avalon 内存映射 |
| IP-XACT 元数据 | 否 |
| 验证 | |
| 支持的模拟器 | NCSim、ModelSim、VCS |
| 经验证的硬件 | 英特尔® Arria® 10、英特尔® Stratix® 10 |
| 执行了行业标准合规性测试 | 是 |
| 如果是，哪个测试？ | PCI-SIG |
| 如果是，使用哪款英特尔 FPGA 设备？ | 英特尔® Stratix 10 GX L-Tile、英特尔® Stratix 10 GX H-Tile、英特尔® Stratix 10 DX P-Tile |
| 如果是，执行的日期 | 2019 年 8 月（英特尔 Stratix 10 FPGA P-Tile） |
| 如果否，是否计划？ | 不适用 |
| 互操作性 | |
| IP 经过互操作性测试 | 是 |
| 如果是，使用哪款英特尔 FPGA 设备 | 英特尔 Stratix 10 GX L-Tile/H-Tile、英特尔 Stratix 10 DX P-Tile |
| 可提供互操作性报告 | 是 |