MAX® II 和 MAX CPLD 设计示例

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表 1 至表 5 中所示的示例展示了使用 Quartus® II 或 MAX+PLUS® II 软件的 MAX II 和 MAX 低功耗 CPLD 家族的各种功能。有关不同设计输入方法的更多信息,请参阅 Quartus II 或 MAX+PLUS II 软件中的帮助文件。

这些设计示例仅适用于英特尔® FPGA 设备。这些示例按原样提供,不提供保修。

表 1 至表 3 中的每个设计示例包括:

  • Verilog 中的源代码
  • Verilog 中的 Testbench
  • 用于 MDN B2MDN B3 演示板的 Quartus II Web Edition 软件 6.0 版项目文件和程序文件(表 1 至表 3 中显示的逻辑元件 (LE) 和 I/O 资源来自使用 Quartus II 软件 7.2 版进行的设计编译)
  • ModelSim* 6.1d Web Edition 软件项目文件,带 Testbench 和波形图文件
    • 大型仿真中不包括的仿真文件
  • 文档

有关更多示例,请参阅“MAX II 参考设计”页面。

表 5 中的 MAX II 和 MAX CPLD 设计示例按功能分组。单击设计输入方法即可看到设计示例。