Verilog HDL：行为计数器

author-image

作者

此示例展示了一个带计数使能的 8 位可加载计数器。以红色文本突出显示的 Always Construct 解释了计数器的行为。

有关 Verilog 的更多信息，请访问：

behav_counter.v

module behav_counter( d, clk, clear, load, up_down, qd);

// 端口声明

input   [7:0] d;
input   clk;
input   clear;
input   load;
input   up_down;
output  [7:0] qd;

reg     [7:0] cnt;

always @ (posedge clk)
begin
    if (!clear)
        cnt <= 8'h00;
    else if (load)
        cnt <= d;
    else if (up_down)
        cnt <= cnt + 1;
    else
        cnt <= cnt - 1;
end 
 
 
 assign qd = cnt;



endmodule