概述
循环冗余校验 (CRC) 算法可检测传输过程中的数据损坏情况，并且检测到的错误百分比高于简单校验和。CRC 计算由涉及 XOR 和移位的迭代算法组成，该算法在硬件中的执行速度比在软件中快得多。此设计使用 CRC-32 标准。此设计作为定制组件与 Nios II 嵌入式处理器一起实施。该设计实现了超过 5 Gbps 的吞吐量，展示了通过在硬件中执行功能可以实现的性能改进水平。
特性
- 支持 1-128 位之间的任何 CRC 算法
- CRC 组件吞吐量为 32 位/MHz
- 8 位、16 位、24 位和 32 位数据通路
- 与纯软件实施相比，速度提高了 2000 倍
- 0 周期写入延迟和 1 周期读取延迟的低延迟性能
- 两个针对 Stratix® II 和 Cyclone® II FPGA 的示例设计
结构图
图 1 显示了 Avalon® CRC 组件框图。
注:
- 数据通路 = crc_width。
使用此设计示例
该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。
.zip 文件包含重现该示例的所有必要硬件和软件文件，以及一个 readme.txt 文件。readme.txt 文件包含关于设计重构的说明。