配置比较

关于各种配置方案比较的详情，请查看表 1。

表 1.各种配置方案的整体比较

注意：

1. 使用相同配置方案的不同设备可支持不同的外部控制程序和/或配置设备。欲了解更多信息，请参阅 配置手册 中相应的英特尔@ FPGA 设备配置章节。
2. 配置时间为了进行比较而提出，仅作为一般指南。不同配置方案的配置时间有所不同，具体取决于配置文件的大小、配置数据位宽、驱动时钟频率和闪存存取时间。

主动和被动配置方案

一般而言，英特尔® FPGA 配置方案可以划分为主动配置方案或被动配置方案。在主动配置方案中，设备控制配置过程并且可以从外部存储设备中获取配置数据。主动串行 (AS) 和主动并行 (AP) 都是主动配置方案。内存设备是 AS 配置的 串行配置 (EPCQ) 设备 ，也是 AP 配置的支持并行闪存。

在被动配置方案中，配置设备控制配置过程并提供配置数据。配置设备可以作为外部智能主机，例如电脑、微处理器或 MAX 系列 CPLD。被动串行 (PS)、快速被动并行 (FPP)) 和 JTAG 属于被动配置方案。

外部存储和/或配置设备

所有配置方案都需要外部存储或配置设备。当使用特定的外部配置方案时，英特尔® FPGA 需要外部设备来存储配置数据和/或配置。例如，外部存储设备可以是 串行配置 (EPCQ) 设备 或支持的并行闪存设备。配置控制程序可以作为微处理器或任何 MAX 系列 CPLD。请注意，不同的外部存储和/或配置设备支持不同的配置方案。MAX 系列 CPLD 支持并行闪存加载器知识产权（IP）通过 JTAG 接口为通用闪存接口（CFI）闪存设备编程，并且提供从存储设备到英特尔@ FPGA 的配置（被动串行和快速被动并行）控制逻辑。

• Max II CPLD 并行闪存加载器
• AN 386：使用 MAX® II 并行闪存加载器和 Quartus® II 软件
• 使用闪存白皮书的 MAX 系列配置控制程序

数据总线宽度

数据总线宽度用于确定配置方案每个 DCLK 周期传输的位数。一般而言，配置方案还可以分组为串行配置方案或并行配置方案。串行配置方案的每个 DCLK 周期传输 1 位。PS、AS 和 JTAG 是串行配置方案。另一方面，并行配置方案的每个 DCLK 周期传输 1 位以上。FPP 配置方案的每个 DCLK 周期传输 8、16 和 32 位。AP 配置方案的每个 DCLK 周期传输 16 位。一般而言，每个 DCLK 周期传输的数据位数越多，则配置时间越短。

相对配置时间

配置过程包含三个阶段：重置、配置和初始化。此处的相对配置时间仅涉及配置阶段。设备输入用户模式所需的时间实际上更长。

不同配置方案的配置时间有所不同，具体取决于配置文件的大小、配置数据位宽、驱动时钟频率和闪存存取时间。您可以估算相同设备系列和密度的不同配置方案之间的相对配置时间。

AS 配置时间主要是从 EPCQ 到FPGA 设备传输数据的时间。AS 接口由内部振荡器生成 FPGA DCLK 输出提供时钟。在使用 40 MHz 振荡器时， DCLK 的最低频率为 20 MHz（50 ns）。例如， EP3C10 设备的最大 AS 配置时间估算为 (未压缩数据 2.5 Mb) = RBF 大小 x（最大 DCLK 周期/每个 DCLK 周期 1 位）= 2.5 Mb x (50 ns / 1 位)= 125 ms。

一般而言， FPP 配置方案的配置时间最短。所有 FPP 方案的配置频率均由外部设备控制。AS、PS 和 JTAG 配置方案的配置时间较慢。然而，相对配置时间仅为估算值。实际配置时间严重依赖于配置数据宽度、设备记录时间的配置频率、配置文件大小和闪存访问时间。

支持 CLKUSR 功能

在某些设备中， CLKUSR 引脚作为一种输入用户提供时钟的可选引脚，用于同步一个或多个设备在配置后的初始化。该功能允许一个或多个设备同时输入用户模式。此引脚通过打开 Quartus® Prime 或 Quartus II 软件中的 启用用户提供启动时钟 (CLKUSR) 选项启用。

欲了解更多详情，请查看 配置手册中的相关英特尔@ FPGA 设备配置章节。

可扩展性

英特尔® FPGA EPCS 设备 (PDF) 和 EPCQ 设备 (PDF) 支持 Stratix® 系列（ Stratix 和 Stratix® GX 除外）、 Arria® 系列和 Cyclone® 系列 FPGA 的单设备配置解决方案。

为了选择适当的配置设备，您必须确定目标 FPGA或 FPGA 链所需的全部配置空间。如果您正在配置 FPGA 链，则必须添加每个 FPGA 的配置文件大小，以确定所需的总配置空间。