说明
使用带有 Stratix® V、Arria® V 和 Cyclone® V 设备的 PLL 英特尔® FPGA IP并指定多个输出时钟的相移时，您可能会看到此错误。如果无法实现一个或多个相移设置，IP 可能会显示此错误。但是 ， 它也可以列出实际相移设置也无效。
解决方法
要使相移设置尽可能接近您对多个输出时钟频率的需求，使用 物理输出启用 选项并手动输入 M 和 N 计数器值以实现 VCO 频率，以实现所需的输出频率和合适的相步分辨率。