说明
使用特定的输出时钟相移设置实例化 PLL 英特尔® FPGA IP时，您可能会遇到此错误。
例如，一个 ALTLVDS 接口的大胆的 700 Mbps 和 7 的解串化系数，编译报告显示，输出时钟将有 180，257 和 334 度相移。但是，如果您在 PLL 英特尔® FPGA IP 中输入这些相移设置，参数编辑器将报告此错误。
解决方法
以 “ps” 的方式输入相移设置，以取代 PLL 英特尔® FPGA IP中的程度设置。
Quartus® II 软件 13.1 版解决了此问题。