说明
在 Arria® V 或 Cyclone® V 器件中为 AN456 随附的 PCI Express® 参考设计生成测试台时，也会出现此错误。该错误是由于状态输出桥接模块没有合适的仿真模型造成的。
如果您使用这些设置生成测试台，Qsys 将报告以下错误：
- 创建测试台 Qsys 系统：标准，BFM 用于标准 Avalon 接口
- 创建仿真模型：Verilog
错误：pcie_av_hip_de_hip_status_0：错误 # 参数：应该是“proc_quartus_synth名称”
执行时
“proc_quartus_synth”
（过程“proc_sim_verilog”第 2 行）
从内部调用
“proc_sim_verilog altpcie_av_hip_ast_hip_status_bridge”
信息：pcie_av_hip_de_hip_status_0：“top”实例化altera_pcie_av_hip_de_hip_status“pcie_av_hip_de_hip_status_0”
错误：生成停止，剩余 3 个或更多模块
信息：顶部：完成顶部“，具有 7 个模块、89 个文件、3559773 字节
错误：ip-generate 失败，退出代码为 1：2 错误，8 条警告
解决方法
对于仿真，请从设计中删除状态模块，或使用 Quartus® II 安装目录中提供的另一个示例设计。
<您的安装目录>\IP\altera\altera_pcie\...