说明
当 PLL 英特尔® FPGA IP由专用时钟输入引脚驱动的全球或区域网络驱动的全球或区域网络时，则Stratix® V、Arria® V 和 Cyclone® V 设备中可能会发生此错误。 通过全局/区域网络将专用时钟引脚连接到锁相环 （PLL） 是合法的，但是如果没有通过时钟控制模块将时钟明确地促销到全球或区域资源，Quartus® II 软件就不会允许这种连接。
解决方法
将 ALTCLKCTRL 英特尔® FPGA IP插入专用时钟输入引脚与 PLL 英特尔 FPGA IP之间的时钟路径。 请注意，对时钟信号使用全局基元或全局信号分配是不够的，必须在您的设计中实例化 ALTCLKCTRL 英特尔® FPGA IP。
当时钟输入引脚具有对 PLL 英特尔 FPGA IP的专用访问权限时，这是没有必要的。