说明
在 Quartus® II 软件中扩展上述错误消息时，您在针对 Stratix® V、Arria® V 和 Cyclone® V 设备时可能会收到以下错误消息：
Error （177020）：PLL 参考时钟输入引脚<pin 名称>未被放置在可达到分数 PLL <PLL 名称的专用输入引脚中>
尝试用 CLKn 引脚直接馈送分段式 PLL 时，会生成此错误消息配对。
解决方法
在 CLKn 引脚和 PLL 的输入端口之间放置时钟 contol 模块 （ALTCLKCTRL 宏功能），如下例所示：
例子：
