说明
由于 Cyclone® IV FPGA PCIe Hard IP PMA 出现问题，该链接可能卡在 Detect.Active 状态下。
这是因为收发器接收器检测逻辑不会在 PIPE 接口上将 PHYSTATUS 脉冲返回到硬 IP 核，如果连续两个 TxDetectRx 的低周期小于 544 ns。
解决方法
手动更改硬 IP 重置逻辑，以至少为我们 1 人表明该 crst 和 srst 信号。
您可以使用以下文件查看Avalon®内存映射接口所需的更改，以满足上述要求。
- pcie_compiler_0 （.v） ：添加的重置逻辑可以在使用关键字 新键的多行上找到。为Avalon内存映射接口将这些行放在实例文件中。
- pcie_compiler_0 （.vhd）：使用 关键字新键在多个行上找到添加的重置逻辑。为Avalon内存映射接口将这些行放在实例文件中。
这一问题已在 Platform Designer 的Cyclone IV PCIe Hard IP 实施中解决。