说明
您可以使用 英特尔® Quartus® Prime 软件中可用的 ALTIOBUF 英特尔® FPGA IP内核在设计中实例化差分输入或输出缓冲区。
解决方法
ALTIOBUF 英特尔® FPGA IP核允许您指定作为差分接收器或发射器的输入或输出引脚，然后您便需要将正负信号同时移植到 I/O 引脚。 从 Stratix® III 和 Cyclone® III 设备家族开始，支持此英特尔 FPGA IP内核。
对于 Stratix® II、Cyclone® II、Arria® GX 和以前的设备产品家族，您无法在设计中实例化差分缓冲区。相反，在设计中使用差分对的正条，并找到分配编辑器中的针脚。给该 Pin 一个具有“LVDS”或您希望使用的差分 I/O 标准值的 I/O 标准分配。 有关受支持的 I/O 标准的完整列表，请参阅设备手册。在编译设计时，负脚将自动分配给 fitter 的相应免费引脚。此方法适用于支持差分 I/O 标准（例如 LVDS）的所有设备产品家族。
有关 ALTIOBUF 英特尔 FPGA IP 核的更多信息，请参阅 ALTIOBUF IP 内核用户指南 （PDF）。