文章 ID: 000075587 内容类型: 故障排除上次审核日期: 2021 年 07 月 19 日

为何面向 PCI Express 的 R-Tile Avalon® Streaming 英特尔® FPGA IP 设计示例在 PCI Express 参考时钟输入引脚上使用 CML I/O 标准？

环境

错误 ID: 14014368928

Quartus 版本

英特尔® Quartus® Prime Pro Edition

已找到版本: 21.1 已修复版本: 21.3

FPGA 知识产权

example-design-components

PCI Express*

已找到版本: 21.1

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

由于面向 PCI Express 的 R-Tile Avalon® Streaming 英特尔® FPGA IP 设计示例中存在一个问题，PCI Express 参考时钟输入引脚的默认 I/O 标准是 CML。

解决方法

根据 PCI Express 基本规范和英特尔 Agilex® 设备家族引脚连接指南，参考时钟输入引脚应设置为 HCSL I/O 标准。

此问题已在英特尔® Quartus® Prime Pro Edition 软件 21.3 中修复。