我是否可以在基于 ALTMEMPHY 的高性能内存控制器中为 Cyclone® III 和 Cyclone® IV 设备实现多个控制器时钟共享？

多个控制器时钟共享选项允许控制器在以相同频率运行的多个控制器之间共享静态 PHY 时钟，并且必须共享相同的锁相环 （PLL） 参考时钟。

但是，如果您希望在 Cyclone® III 和 Cyclone IV 设备家族上启用此功能，则存在限制。

1. 对于采用 2 个 ALTMEMPHY 实例的设计，仍需使用两个 PLL。
   这在以下 knowlegde 文章中进行了说明：
   我可以在设计中为两个 ALTMEMPHY 实例共享一个 PLL 吗？
   
2. 对于基于 ALTMEMPHY 的内存控制器，应将 PLL 馈送到其完全补偿的专用输入引脚上以减少抖动，这是 PLL 和时钟网络的计时模型假设之一。
   
   “要通过位于 PLL 旁边的专用时钟输入引脚或来自相邻 PLL 的时钟输出信号来驱动 PLL 的参考输入时钟信号。为了最大程度地减少输出时钟抖动，不得使用全局或区域时钟网络在内核路由 ALTMEMPHY PLL 的参考输入时钟引脚。”
   
3. Cyclone III 和 Cyclone IV 设备没有完全补偿可馈送两个 PLL 的专用时钟输入。

此类 PLL 时钟网络仅适用于 Arria® II GX、Stratix® III 和 Stratix® IV 设备家族。

Arria II GX 设备
- 面向PLL_5和PLL_6的 CLK[8.11]

Stratix III，Stratix IV 设备
- 面向PLL_L2和PLL_L3的 CLK[0.3]
- 面向PLL_B1和PLL_B2的 CLK[4.7]
- 面向PLL_R2和PLL_R3的 CLK[8.11]
- 面向PLL_T1和PLL_T2的 CLK[12.15]

由于这些原因，不应将多个控制器时钟共享用于Cyclone III 和 Cyclone IV 设备家族。

考虑在 Cyclone III 和 Cyclone IV 设备上为每个内存控制器分别输入时钟。