概述
三速以太网 FPGA IP 内核由 10/100/1000 Mbps 以太网介质访问控制 (MAC) 和物理编码子层 (PCS) 知识产权 (IP) 组成。此 IP 功能使 FPGA 可以连接到外部以太网 PHY 设备，该设备可以连接到以太网。
该 IP 以仅 MAC 模式或 MAC+PHY 模式提供。在仅 MAC 模式下，IP 使用外部 PHY 芯片进行信号处理。外部 PHY 的两个支持接口是：GMII（125 MHz SDR 时为 8 位接口）和 RGMII（125 MHz DDR 时为 4 位接口）。
在 MAC+PHY 模式下，使用具有动态相位调整 (DPA) 逻辑的片上收发器或 LVDS I/O 来实现 PHY，以高达 1.25 Gbps 的速度运行。在这种情况下使用 SGMII 或 1000Base-X 协议。LVDS I/O 的使用可实现高扩展性的多端口千兆以太网 (GbE) 系统设计，同时将串行收发器用于更高性能的协议。
特性
- 具有所有必要 IP 模块的完整 10/100/1000 Mbps 以太网 IP
- 10/100/1000 Mbps MAC、PCS 和 PMA
- 灵活的 IP 选项
- 仅 MAC、仅 PCS、MAC + PCS、MAC + PCS + PMA、PCS + PMA
- 多种应用程序可供选择，尺寸小至 900 个逻辑单元（小型 MAC）
- 基于标准的统计计数器支持简单网络管理协议 (SNMP)、管理信息库（MIB 和 MIB-II）和远程网络监视 (RMON)
- 可参数化的 FIFO 或无 FIFO 的 MAC 选项
- 硬件 IP 中的 IEEE 1588 v2 高准确度和高精度时间戳选项
- 1 步时间同步和 2 步时间同步
- 在 IPv4、IPv6 和以太网中支持 IEEE 1588 v2 PTP 数据包封装
- 设计示例中的实时时钟生成器 (ToD) IP
- 面向多个 FPGA 系列的各种外部以太网接口选项
- MII (10/100 Mbps)、GMII、RGMII 和 SGMII (10/100/1000 Mbps)、1000BASE-X 和 TBI (1 Gbps)
- 用于外部 PHY 设备管理的管理数据 I/O (MDIO)
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文档
† 测试考察的是特定系统上具体测试中的组件性能。硬件、软件或配置的任何不同都可能影响实际性能。当您考虑购买时，请参考其他信息资源以评估产品性能。有关性能和基准测试结果的更完整信息，请访问 www.intel.com/benchmarks。英特尔® 和 Quartus® 是英特尔公司或其子公司在美国和/或其他国家（地区）的商标。