英特尔® Arria® 10 和英特尔® Cyclone® 10 PCIe 硬核 IP
英特尔® Arria® 10 和英特尔® Cyclone® 10 GX FPGA 包含一个用于 PCI Express* 的可配置硬化协议堆栈，分别符合 PCI Express 基本规范 3.0 和 PCI Express 基本规范 2.0。硬核 IP 提供了 Avalon® Streaming (Avalon-ST) 接口，可配置为根端口 (RP) 或端点 (EP) 模式。
互补性软 IP 可用于支持单根 I/O 虚拟化 (SR-IOV)，并连接到j具有 DMA 功能的 Avalon 内存映射接口 (Avalon-MM)。
面向 PCIe 的英特尔® Arria® 10 和英特尔® Cyclone® 10 Avalon-ST 接口用户指南 ›
面向 PCIe* 的英特尔® Arria® 10 和英特尔® Cyclone® 10 GX Avalon-ST 硬核 IP 设计示例用户指南 ›
英特尔® Arria® 10 和英特尔® Cyclone® 10 PCIe 硬核 IP
标准和规范合规性
特性
- 完整的协议堆栈，包括事务处理、数据链路以及作为硬核 IP 实施的物理层。
- 支持面向英特尔® Arria® 10 设备原生端点的 Gen1、Gen2 或 Gen3 通道速率的 ×1、×2、×4 和 ×8 配置。
- 支持面向英特尔® Cyclone® 10 GX 设备原生端点的 Gen1 或 Gen2 通道速率的 ×1、×2 和 ×4 配置。
- 专用 16 KB 接收缓存器。
- 可选支持使用 PCIe 链路的通过协议配置 (CvP )，允许独立存储 I/O 和核心比特流。
- 展示参数化的示例设计、设计模块和连接性。
- 扩展信用分配设置，以根据应用类型更好地优化 RX 缓冲空间。
- 256 位 Avalon ST 接口支持每个周期多个数据包。
- 可选的端到端循环冗余码 (ECRC) 生成和检查以及面向高可靠性应用的高级错误报告 (AER)。
- 支持无扩频架构 (SRNS) 的独立参考时钟。
驱动程序支持
- Linux 设备驱动程序
- Windows 设备驱动程序（Jungo：合作伙伴支持的设备驱动程序）
IP 质量指标
基本要求 |
|
|---|---|
IP 首次发布年份 |
2016 年 |
状态 |
生产 |
交付物 |
|
客户可交付物包括： 设计文件（加密源代码或后期合成网表） 时间和/或布局限制 文档（带修订控制） |
Y Y Y |
IP 随附的任何额外客户可交付物 |
Testbench 和设计示例 |
允许最终用户配置 IP 的参数化 GUI |
Y |
启用了 IP 核，可支持英特尔 FPGA IP 评估模式 |
Y |
源语言 |
Verilog |
Testbench 语言 |
Verilog |
提供软件驱动程序 |
Y |
驱动程序操作系统支持 |
Linux |
实施 |
|
用户界面 |
Avalon Streaming、Avalon 内存映射 |
IP-XACT 元数据 |
N |
验证 |
|
支持的模拟器 |
NCSim, Ccelium, ModelSim, VCS |
经验证的硬件 |
英特尔® Arria® 10 |
执行了行业标准合规性测试 |
Y |
如果是，哪个测试？ |
PCI-SIG |
如果是，使用哪款英特尔 FPGA 设备？ |
英特尔® Arria® 10 |
如果是，执行的日期 |
2016 年 12 月 / 2017 年 8 月 |
如果否，是否计划？ |
不适用 |
互操作性 |
|
IP 经过互操作性测试 |
Y |