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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. State Machine Viewer Overview
2.5. Technology Map Viewer概述
2.6. Netlist Viewer用户接口
2.7. 原理图视图
2.8. State Machine Viewer
2.9. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.10. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.11. 查看时序路径
2.12. 优化设计网表修订历史
3.5.5.1. 优化源代码
3.5.5.2. 改善Register-to-Register时序
3.5.5.3. 物理综合优化
3.5.5.4. 关闭Extra-Effort Power优化设置
3.5.5.5. 优化关于速度而非面积的综合
3.5.5.6. 综合期间展开层级结构
3.5.5.7. Synthesis Effort设置为High
3.5.5.8. Change State Machine Encoding
3.5.5.9. 复制扇出控制逻辑
3.5.5.10. 防止Shift Register推断
3.5.5.11. 使用Synthesis Tool中的其他可用综合选项
3.5.5.12. Fitter Seed
3.5.5.13. 将Router Timing Optimization设置为Maximum
5.1.1. 启动Chip Planner
5.1.2. Chip Planner GUI组件
5.1.3. 查看特定体系结构设计信息
5.1.4. 查看器件中可用的时钟网络
5.1.5. 查看I/O Bank
5.1.6. 查看高速串行接口(HSSI)
5.1.7. 查看已布局节点的源和目标
5.1.8. 查看已布局资源的扇入和扇出连接
5.1.9. 生成即时扇入和扇出连接
5.1.10. 在Chip Planner中管理路径
5.1.11. 在Chip Planner中查看约束
5.1.12. 在Chip Planner中查看高速和低功耗Tile
5.1.13. Viewing Design Partition Placement
5.2.1. Logic Lock (Standard)区域的属性
5.2.2. 创建 Logic Lock (Standard)区域
5.2.3. 定制Logic Lock区域的形状
5.2.4. Placing Logic Lock (Standard) Regions
5.2.5. 将器件资源放入 Logic Lock (Standard)区域
5.2.6. Hierarchical (Parent and Child) Logic Lock (Standard) Regions
5.2.7. 其他 Intel® Quartus® Prime Logic Lock (Standard)设计功能
5.2.8. Logic Lock (Standard)区域窗口
5.4.1. Initializing and Uninitializing a Logic Lock (Standard) Region
5.4.2. Creating or Modifying Logic Lock (Standard) Regions
5.4.3. Obtaining Logic Lock (Standard) Region Properties
5.4.4. Assigning Logic Lock (Standard) Region Content
5.4.5. Save a Node-Level Netlist for the Entire Design into a Persistent Source File
5.4.6. Setting Logic Lock (Standard) Assignment Priority
5.4.7. 通过Tcl命令约束虚拟管脚
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5.1.3. 查看特定体系结构设计信息
Chip Planner允许查看设计相关的特定体系结构信息。 在Layers Settings窗格中使能选项,可以查看:
- Device routing resources used by your design—查看块的连接方式,以及连接块的信号路由。
- LE configuration—查看设计中的逻辑元件(LE) 配置。例如,可查看已使用哪些LE输入;LE是否使用寄存器,look-up table(LUT, 查找表)或两者兼顾;还有通过LE的信号流。
- ALM configuration—查看设计中的ALM配置。例如,查看已使用哪些ALM输入;ALM是否占用寄存器,上层LUT,底层LUT,或两者兼顾。还可查看通过ALM的信号流。
- I/O configuration—查看器件I/O资源使用情况。例如,可查看已使用I/O资源则哪些组件,延迟链设置是否使能,设置为哪个I/O标准,和通过I/O的信号流。
- PLL configuration—查看设计中的锁相环(phase-locked loop,PLL)配置。例如,可查看已使用的PLL控制信号中哪些按照您的PLL设置。
- Timing—查看FPGA元件的输入和输出之间的延迟。例如,可分析DATAB输入到COMBOUT输出的时序。
In addition, you can modify the following device properties with the Chip Planner:
- LEs and ALMs
- I/O cells
- PLLs
- Registers in RAM and DSP blocks
- Connections between elements
- Placement of elements
For more information about LEs, ALMs, and other resources of an FPGA device, refer to the relevant device handbook.