电源完整性

正确的旁路和去耦技术可改善整体电源信号完整性，对于可靠的设计运行非常重要。随着电源电流要求的增加以及从电源到负载点（通常是 FPGA 或 CPLD 设备）距离的增加，这些技术变得更加重要。设计者应考虑的旁路和去耦技术类型取决于系统设计和电路板要求。

当输出缓冲改变状态时，例如将输出引脚从逻辑高电平驱动到逻辑低电平，输出结构瞬间呈现出从电源轨到地的低阻抗路径，穿过该结构。这种输出转换导致输出充电或放电，要求输出负载上必须立即有电流以达到所需的电压水平。旁路电容器在本地提供这种电流瞬变所需的存储能量。

这种储能系统的瞬态响应必须涵盖较大的频率和负载范围。因此，一个储能系统应该由各种类型的电容器组成。具有低串联电感的小型电容器可以为高频转换提供快速电流。在高频电容器的能量储存耗尽后，大型电容器继续提供电流。图 1 显示了一个为大频率和大负载范围设计的典型储能系统。典型的设计需要频率从 1 KHz 到 500 MHz 的三个范围的电容器：

• 0.001 到 0.1 µF
• 47 到 100 µF
• 470 到 3,300 µF

图 1.典型储能系统。

设备中使用的逻辑量和输出开关要求决定了去耦要求。随着 I/O 引脚的数量和引脚上电容负载的增加，需要额外的去耦电容。设计者应在 V_CCINT、V_CCIO 和接地引脚/平面上添加尽可能多的 0.2μF 电源去耦电容。 理想情况下，这些小型电容器应尽可能地靠近设备。设计者可以用一个 0.2 μF 的电容将每个 V_CCINT 或 V_CCIO 和接地引脚对去耦。如果设计者使用高密度封装，如球栅阵列 (BGA)封装，可能很难在每个 V_CCINT/V_CCIO 和接地引脚对使用一个去耦在这种情况下，设计者要尽力在布局允许的范围内使用尽可能多的去耦电容。去耦电容应具有良好的频率响应，如单片陶瓷电容。

电容选择和放置

对于高频电容（0.001 到 0.1 µF 低电感陶瓷芯片）来说，适当的放置和位置是非常重要的。设计者应尽可能减少走线长度，以减少从电容终端到设备功耗引脚路径中的电感。这包括通过固体接地或功耗平面（V_CCINT 或 V_CCIO）的路径，其中一英寸固体铜平面的电感约为 1 nH。旁路电容通孔应直接通向地面、V_CCINT 或 V_CCIO 平面。其他电容类型（47 至 100 μF 的中频电容和 470 至 3,300 μF 的低频电容）被称为“散装”电容，可以安装在电路板的任何位置。然而设计者应该尽可能地将散装电容放在靠近设备的地方。将 V_CCINT 或 V_CCIO 高频旁路电容放置在 PCB 上相关的 V_CCINT 或 V_CCIO 引脚一厘米以内。V_CCINT 或 V_CCIO 中频旁路电容应放在 V_CCINT 或 V_CCIO 引脚的 3 厘米以内。

V_CCINT 旁路电容

就 Stratix® II 情况而言，不同架构功能中的单个逻辑阵列结构在非常短的时间内（< 50 ps）传导非常小的电流（皮安或更小）。尽管这些电流很小，但当整个设备上的电流加起来，它们可以达到几安培的电流。考虑到这些微小电流转换每秒可发生数亿次，以及存在数百万个执行这些转换的独立开关，旁路电容的计算是基于平均储能需求。高频电容值可以用以下方法近似计算：

逻辑阵列功耗=等效开关逻辑阵列电容×V_CCINT²×时钟频率

或

等效开关逻辑阵列电容=（逻辑阵列功耗）/（V_CCINT²×时钟频率）

等效开关逻辑阵列电容是由 V_CCINT 供电的整个 Stratix II 逻辑阵列的等效开关电容。为了减少电源噪声，V_CCINT 电源旁路电容必须明显大于等效开关逻辑阵列电容。高频旁路电容应比等效开关逻辑阵列电容大 25 至 100 倍。50 倍会导致 V_CCINT 2% 的变化。

高频旁路电容=<25 至 100>×等效开关逻辑阵列电容

每个 V_CCINT 和接地引脚对都应该有一个高频旁路电容。为了确定每个高频旁路电容的最佳尺寸，将总的高频旁路电容除以设备上的 V_CCINT 引脚数，然后四舍五入到下一个常用值。因此，每个高频 V_CCINT 电容的最小尺寸为：

考虑以下示例：

• 设备 V_CCINT 功耗=5 W
  
• V_CCINT=1.2 V
• 系统时钟频率=150 MHz
• 高频旁路电容倍数=50
• 设备 V_CCINT 引脚数=36

电容尺寸应至少为 0.032 µF。鉴于这个示例，设计者应该至少选择这么大的单个高频电容。

中频电容应为 47 µF 到 100 µF 的钽电容。如果没有钽，可以使用低电感的铝电解电容。Stratix II 设备要求至少有四个中频电容安装在设备的 3 厘米内。此外，PCB 上至少需要一个低频电容（470 µF 到 3300 µF）。

V_CCIO 旁路电容

与 V_CCINT 的考虑相似，V_CCIO 的旁路要求也是基于平均储能要求。由 FPGA 或 CPLD 设备驱动的负载决定了等效开关电容的尺寸。由于不同的 I/O 组可以在不同的电压和不同的开关频率下工作，设计者应单独考虑旁路网络，使用下面的公式来确定高频电容的要求。

为了减少 V_CCIO 噪声量，旁路电容必须明显大于总输出负载电容。高频旁路电容应为总负载电容的 25 至 100 倍。每个 V_CCIO 和接地对都应该有一个高频旁路电容，以便在设备有大电流时提供即时的电流需求。以下公式确定了每个电容的最佳尺寸：

考虑以下示例：

• 负载数=40 个信号
• 平均负载值=10 pF
• 高频旁路电容倍数=50
• 设备 V_CCIO 引脚数=5

电容尺寸应为 0.004 µF。鉴于这个示例，设计者应该至少选择这么大的单个高频电容。应选择下一个较大的可用电容尺寸（0.047 µF 或 0.01 µF）。

中频电容应为 47 µF 至 100 µF 的钽电容。每两个 V_CCIO 组需要一个中频电容。如果没有钽电容，可以使用低电感的铝电解电容。这些电容应位于 V_CCIO 引脚连接处 3 厘米以内。最后，对于每个 V_CCIO 电压水平，PCB 上至少需要一个低频电容（470 µF 至 3,300 µF）。