Timing Analyzer 示例：约束生成时钟

可以使用 Synopsys® Design Constraint (SDC) 命令 create_generated_clock 创建任意数量和深度的生成时钟。这在以下情况下很有用。请参阅图 1 和图 2。

下面的 SDC 命令约束以上电路中的时钟。

#Constrain the base clock

create_clock -add -period 10.000 \
-waveform { 0.000 5.000 } \
-name clock_name \
[get_ports clock]

#Constrain the divide by 2 register clock

create_generated_clock -add -source clock \
-name div2clock \
-divide_by 2 \
-master_clock clock_name \
[get_pins div2reg|regout]

下载示例电路 create_generated_clock_ex1.qar。

该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。

下面的 SDC 命令约束以上电路中的时钟。

#Constrain the base clock

create_clock -add -period 10.000 \
-waveform { 0.000 5.000 } \
-name clock_name \
[get_ports clock]

#Constrain the output clock clock

create_generated_clock -add -source PLL_inst|inclk[0] \
-name PLL_inst|clk[1] \
-multiply_by 2 \
-master_clock clock_name \
[get_pins PLL_inst|clk[1]]

下载示例电路 create_generated_clock_pll.qar。

该设计的使用受英特尔设计示例许可协议中条款和条件的管理和约束。