作者 此示例描述了 VHDL 中采用寄存 I/O 端口的 8 位无符号乘法-加法器。合成工具会检测 HDL 代码中的乘法-加法器设计，并推断 altmult_add 宏功能。 图 1.无符号乘法-加法器顶层图表。 下载本示例中使用的文件： 下载 unsignedmult_add.zip 下载无符号乘法-加法器 README 文件 该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。 表 1.无符号乘法-加法器端口列表 端口名称 类型 描述 a，b，c，d 输入 8 位输入至乘法-加法器单元 clk 输入 时钟 aclr 输入 异步清零 result 输出 乘法-加法器单元的 16 位输出 查看全部 显示较少 相关链接 Quartus® II 手册中的推荐 HDL 编码风格一章 › 如何使用 VHDL 示例 ›