VHDL:无符号乘法-加法器

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此示例描述了 VHDL 中采用寄存 I/O 端口的 8 位无符号乘法-加法器。合成工具会检测 HDL 代码中的乘法-加法器设计,并推断 altmult_add 宏功能。

图 1.无符号乘法-加法器顶层图表。

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