作者 此示例介绍了 VHDL 中采用寄存 I/O 的 8 位无符号乘法器设计。 图 1.无符号乘法器顶层图表。 下载本示例中使用的文件： 下载 unsigned_mult.zip 下载采用寄存 I/O 的无符号乘法器 README 文件 该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。 表 1.无符号乘法器端口列表 端口名称 类型 描述 a[7:0]， b[7:0] 输入 8 位无符号，寄存输入输入。输入数据将馈送至每个时钟周期的乘法器 clk 输入 时钟输入 clear 输入 异步清除输入 result[15:0] 输出 16 位寄存数据输出 查看全部 显示较少 相关链接 Quartus® II 手册中的推荐 HDL 编码风格一章 › 如何使用 VHDL 示例 › 表 1.无符号乘法器端口列表 相关链接