用于状态机的 VHDL 模板

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此页面包含 VHDL 中的状态机设计示例。状态机是一种时序电路，通过多个状态推进。这些示例提供了实现下列状态机类型的 HDL 代码：

  • 4 状态 Mealy 状态机

Mealy 状态机的输出取决于输入和当前状态。当输入发生变化，输出会更新，无需等待时钟沿。

  • 4 状态 Moore 状态机

Moore 状态机的输出仅取决于当前状态。当状态发生变化时（在时钟沿），输出为只写。

  • 安全状态机

此示例使用 syn_encoding 合成属性值 safe，以指定软件应插入额外逻辑来自检测非法状态，并强制状态机转换到重置状态。

  • 用户编码状态机

此示例使用 syn_encoding 合成属性来将指定二进制编码用于枚举类型的元件。