VHDL:单端口 RAM

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作者

此示例介绍了 VHDL 中采用通用读写地址的 64 位 x 8 位单端口 RAM 设计。合成工具能够检测 HDL 代码中的单端口 RAM 设计,并根据目标设备架构自动推断 altsyncram 或 altdpram 宏功能。

图 1.单端口 RAM 顶层图表。

下载本示例中使用的文件:

该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。

表 1.单端口 RAM 端口列表

端口名称

类型

说明

data[7:0]

输入

8 位数据输入

addr[5:0]

输入

6 位地址输入

we

输入

写入支持输入

clk

输入

时钟输入

q[7:0]

输出

8 位输入输出