作者 此示例介绍了 VHDL 中具有独立读写地址的参数化单时钟同步 16 位 x 8 位 RAM。合成工具会检测 HDL 代码中的单端口 RAM 设计，并根据目标设备架构推断 altsyncram 或 altdpram 宏功能。 图 1.单时钟同步 RAM 顶层图表。 下载本示例中使用的文件： 下载 ram.zip › 下载单时钟同步 RAM README 文件 › 该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。 表 1.单时钟同步 RAM 端口列表 端口名称 类型 说明 data 输入 8 位数据输入至 RAM clock 输入 时钟 read_address 输入 4 位读取地址输入 write_address 输入 4 位写入地址输入 we 输入 写入支持输入 q 输出 8 位 RAM 的数据输出 查看全部 显示较少 相关链接 Quartus® II 手册中的推荐 HDL 编码风格一章 › 如何使用 VHDL 示例 ›