VHDL:单时钟同步 RAM

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此示例介绍了 VHDL 中具有独立读写地址的参数化单时钟同步 16 位 x 8 位 RAM。合成工具会检测 HDL 代码中的单端口 RAM 设计,并根据目标设备架构推断 altsyncram 或 altdpram 宏功能。

图 1.单时钟同步 RAM 顶层图表。

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