VHDL:二进制加法器树

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此示例介绍了 VHDL 中的 8 位二进制加法器树。针对逻辑元件 (LE) 中采用 4 路输入查找表的设备,使用二进制加法器树结构可以显著提高性能。

图 1.二进制加法器树顶层图表。

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该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。

表 1.二进制加法器树端口列表

端口名称 类型 说明
a[7:0],b[7:0],c[7:0],
d[7:0],e[7:0]
输入 8 位数据输入
clk 输入 时钟输入
result[7:0] 输出 8 位输入输出