作者 此示例介绍了 Verilog HDL 中具有寄存 I/O 端口和同步负载的 8 位无符号乘法器-累加器设计。合成工具能够检测 HDL 代码中的乘法器-累加器设计，并自动推断 altmult_accum 宏功能以提供最佳结果。 图 1.无符号乘法器-累加器顶层图表。 下载本示例中使用的文件： 下载 unsig_altmult_accum.zip 下载无符号乘法器-累加器 README 文件 该设计的使用受英特尔® 设计示例许可协议中条款和条件的管理和约束。 表 1.无符号乘法器-累加器端口列表 端口名称 类型 描述 dataa[7:0]， datab[7:0] 输入 8 位数据输入 clk 输入 时钟输入 aclr 输入 异步清除输入 clken 输入 时钟支持输入 sload 输入 同步负载输入 adder_out[15:0] 输出 16 位数据输出 查看全部 显示较少 相关链接 Quartus® II 手册中的推荐 HDL 编码风格一章 › 如何使用 Verilog HDL 示例 ›