作者 此示例介绍了 Verilog HDL 中的 8 位无符号乘法器设计。合成工具会检测 HDL 代码中的乘法器，并推断 lpm_mult 函数。 图 1.无符号乘法器顶层图表。 下载本示例中使用的文件： 下载 unsigned_mult_v.zip 下载无符号乘法器 README 文件 表 1.无符号乘法器端口列表 端口名称 类型 描述 a[7:0]，b[7:0] 输入 8 位数据输入至乘法器单元 out[15:0] 输出 16 位乘法器输出 查看全部 显示较少 相关链接 英特尔® Quartus® prime 软件用户指南的推荐 HDL 编码风格一章 › 如何使用 Verilog HDL 示例 ›