配备单时钟的 Verilog HDL 真双端口 RAM

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此示例介绍了 Verilog HDL 中的一个 64 位 x 8 位的同步真双端口 RAM 设计,在相同时钟周期内支持独立读取或写入操作的任意组合。借助相应端口的写入支持输入,该设计单元会在读取操作和写入操作之间动态切换。合成工具能够检测 HDL 代码中的 RAM 设计,并根据目标设备架构自动推断 altsyncram 或 altdpram 函数。

图 1.配备单时钟的真双端口顶层图表